Synopsys และ TSMC ขยายงานออกแบบ AI ไปสู่ A14 และโคแพคเกจออปติกส์

Synopsys เมื่อวันที่ 23 กันยายน 2026 ประกาศชุดความร่วมมือใหม่กับ TSMC โดยมุ่งเน้นเร่งการพัฒนาระบบ AI รุ่นต่อไป, การคำนวณประสิทธิภาพสูง (HPC) และระบบเซมิคอนดักเตอร์ขั้นสูง, ครอบคลุมกระบวนการออกแบบที่ได้รับการรับรองบนกระบวนการ A14 ของ TSMC, กระบวนการทำงานวิศวกรรม AI แบบอัจฉริยะ, การสนับสนุนการบรรจุหลายไดอี, โคแพคเกจออปติกส์, และ IP ซิลิกอน 2nm ที่ขยายเพิ่ม

บริษัทต่างกล่าวว่าการทำงานร่วมกันนี้ผสาน การออกแบบอิเล็กทรอนิกส์อัตโนมัติ (EDA) ที่ขับเคลื่อนด้วย AI กระบวนการ, วิธีการตรวจสอบขั้นสุดที่คำนึงถึงหลายฟิสิกส์, กระบวนการออกแบบหลายไดอี, และ IP Interface และ Foundation ที่ได้รับการพิสูจน์บนซิลิกอน, โดยมีเป้าหมายเพื่อช่วยลูกค้าร่วมกันจัดการกับความซับซ้อนของการออกแบบที่เพิ่มขึ้นพร้อมเร่งการนำกระบวนการล่าสุดของ TSMC และเทคโนโลยีบรรจุขั้นสูงไปใช้

“เมื่อระบบ AI เติบโตต่อเนื่องในระดับและความซับซ้อน ลูกค้าต้องการ IP ที่พิสูจน์แล้ว, โซลูชันการออกแบบอัจฉริยะ, และวิธีการบรรจุขั้นสูงที่ทำงานร่วมกันอย่างไร้รอยต่อ,” กล่าวโดย Michael Buehler‑Garcia, รองประธานอาวุโสของ Synopsys. “นวัตกรรมร่วมของเรากับ TSMC ครอบคลุมความต่อเนื่องของความสามารถในการออกแบบร่วมระหว่างซิลิกอนถึงระบบที่จำเป็นเพื่อเร่งการพัฒนาระบบ AI รุ่นต่อไปและการคำนวณประสิทธิภาพสูง.”

Aveek Sarkar, ผู้อำนวยการฝ่ายระบบนิเวศและการจัดการพันธมิตรของ TSMC, กล่าวว่า ความร่วมมือภายใต้แพลตฟอร์ม Open Innovation Platform (OIP) ของ TSMC ผสานโซลูชัน EDA ที่ได้รับการรับรองและ IP ที่พิสูจน์บนซิลิกอนจาก Synopsys กับกระบวนการและนวัตกรรมบรรจุล่าสุดของ TSMC, และกล่าวว่าการทำงานนี้ตอบสนองความต้องการของลูกค้าในด้านประสิทธิภาพ, การบูรณาการ, และประสิทธิภาพพลังงานใน AI และการคำนวณประสิทธิภาพสูง

การรับรอง A14 และเวิร์กโฟลว์ AI แบบอัจฉริยะ

หนึ่งในความสำเร็จล่าสุดที่บริษัทต่างกล่าวถึงคือการรับรอง A14 ครอบคลุมกระบวนการดิจิทัลและแอนะล็อกของ Synopsys, พร้อมกับการเปิดใช้งานความสามารถของ AI แบบอัจฉริยะ. Synopsys กล่าวว่า กระบวนการที่ได้รับการรับรองนี้มอบวิธีการที่ครอบคลุมตั้งแต่การดำเนินการจนถึงการตรวจสอบขั้นสุด เพื่อเร่งการบรรจบของการออกแบบบนเทคโนโลยี A14 ของ TSMC ให้กับลูกค้า

ในด้านการออกแบบแอนะล็อก, ทั้งสองบริษัทกำลังร่วมมือในการเปิดใช้งานการกำหนดเส้นทางอุปกรณ์บน A14, ซึ่งการประกาศระบุว่าเป็นขั้นตอนสำคัญสำหรับระบบอัตโนมัติการวางและเส้นทางแอนะล็อกขั้นสูงที่ช่วยเพิ่มประสิทธิภาพการจัดวางและเร่งการนำเทคโนโลยีกระบวนการขั้นสูงไปใช้

บริษัทต่างยังนำ AI แบบอัจฉริยะไปใช้ในการอัตโนมัติเวิร์กโฟลว์การออกแบบแอนะล็อก, ดิจิทัล, และหลายไดอีเพื่อเพิ่มประสิทธิภาพและอิสระการทำงาน. ตามที่ Synopsys ระบุ, เครื่องมือ Custom Compiler ของบริษัทช่วยเร่งการย้ายแอนะล็อก, ในขณะที่ Fusion Compiler ใช้การวิเคราะห์ที่ได้รับการสนับสนุนจากโมเดลภาษาใหญ่เพื่อเพิ่มประสิทธิภาพ

เพื่อการบูรณาการแบบผสมผสานที่เร็วขึ้นในออกแบบหลายไดอี, Synopsys กล่าวว่าเวิร์กโฟลว์การปรับร่วมการวางผังชิปเล็ต AI แบบอัจฉริยะใหม่ที่ใช้แพลตฟอร์ม 3DIC Compiler ของบริษัท จะทำงานอัตโนมัติในงานวางผังที่ซับซ้อนและเร่งการบรรจบของการออกแบบพร้อมสนับสนุนเทคโนโลยี 3DFabric ของ TSMC

การส่งพลังงานหลายไดอีและโคแพคเกจออปติกส์

การประกาศระบุว่ารีจิสเตอร์แรงดันไฟฟ้าบูรณาการ (IVR) เป็นเทคโนโลยีสำคัญสำหรับการปรับปรุงประสิทธิภาพพลังงานและความสมบูรณ์ของพลังงานในออกแบบหลายไดอี เนื่องจากระบบ AI รุ่นต่อไปเพิ่มความต้องการการส่งพลังงาน. Synopsys กล่าวว่าขณะนี้แพลตฟอร์ม 3DIC Compiler ของบริษัททำให้ผู้ออกแบบสามารถร่วมออกแบบและจำลอง IVR บนเทคโนโลยี CoWoS ของ TSMC ภายในสภาพแวดล้อมรวมสำหรับบรรจุขั้นสูง

Synopsys ยังระบุว่าบริษัทยังคงดำเนินการร่วมในการเปิดใช้งานการออกแบบโคแพคเกจออปติกส์ (CPO) บนเทคโนโลยี TSMC-COUPE ผ่านเวิร์กโฟลว์การร่วมออกแบบโฟโตนิกและอิเล็กทรอนิกส์ที่บูรณาการ ครอบคลุมการนำ 3DIC ไปใช้, การวิเคราะห์หลายฟิสิกส์, และการปรับแต่ง. ทั้งสองบริษัทกล่าวว่าความพยายามนี้ช่วยลูกค้าร่วมพัฒนาและตรวจสอบสถาปัตยกรรมการเชื่อมต่อแสงขั้นสูงสำหรับระบบที่ใช้การออกแบบหลายไดอี

ความสำเร็จของ IP ซิลิกอนบน N2P และ N3P

Synopsys กล่าวว่า บริษัทมีการให้บริการ IP ประเภท Interface, Foundation, และ Silicon Lifecycle Management (SLM) ที่ได้รับการปรับให้เหมาะสมกับเทคโนโลยีกระบวนการขั้นสูงของ TSMC, โดยอิงจากความสำเร็จของซิลิกอนครั้งแรกบนเทคโนโลยี N5, N3P, และ N2P ของ TSMC. บริษัทอธิบายพอร์ตโฟลิโอนี้ว่าเป็นพอร์ตโฟลิโอที่กว้างที่สุดในอุตสาหกรรมของประเภทนี้ และระบุว่ามุ่งช่วยลูกค้าลดความเสี่ยง, เร่งเวลาเข้าสู่ตลาด, และบรรลุเป้าหมายด้านพลังงาน, ประสิทธิภาพ, และการขยายขนาดใน AI, HPC, ศูนย์ข้อมูล, edge, และระบบ AI ฟิสิกส์

บนกระบวนการ N2P ของ TSMC, Synopsys รายงานความสำเร็จในการเปิดใช้งาน IP และการทำเทปเอาต์สำหรับการออกแบบ AI และ HPC ที่ครอบคลุม PCIe 7.0, HBM4, LPDDR6/5X/5, 224G Ethernet PHY, UCIe, OTP, และ IP การตรวจสอบกระบวนการ, แรงดันไฟฟ้า, และอุณหภูมิ (PVT) ของ SLM ขั้นสูง. บริษัทระบุว่าโซลูชันเหล่านี้มอบการเชื่อมต่อแบนด์วิดธ์สูง, ประสิทธิภาพหน่วยความจำ, และปัญญาระบบแบบเรียลไทม์ที่จำเป็นสำหรับงาน AI ที่ต้องการสูง

สำหรับการบูรณาการหลายไดอี, Synopsys กล่าวว่าได้สาธิตซิลิกอน UCIe‑A 32G/40G บนชิปทดสอบ N3P ของ TSMC ที่รวมกับอินเตอร์โพเซอร์ CoWoS‑S, ยืนยันการเชื่อมต่อระหว่างไดอีความเร็วสูงสำหรับระบบ AI. บริษัทยังเพิ่งเสร็จสิ้นการทำเทปเอาต์ IP UCIe 64G บนโหนดกระบวนการ 2nm และ 3nm ทั้งสอง, และระบุว่า IP นี้ให้การมองเห็นภายในระบบผ่านความสามารถการทดสอบแบบฝังตัว (design‑for‑test).

Synopsys กล่าวว่าเมื่อเร็ว ๆ นี้บริษัทได้ขยายพอร์ตโฟลิโอของ IP ที่ได้รับการพิสูจน์บนซิลิกอน ได้แก่ Foundation, MIPI และ memory IP สำหรับกระบวนการของ TSMC รุ่น N3P และ N2P และกำลังพัฒนา IP บนเทคโนโลยีกระบวนการ “C” ขนาดกะทัดรัดตั้งแต่ 6nm ถึง 3nm ตามที่บริษัทระบุ โซลูชัน IP เหล่านี้ช่วยให้การบูรณาการสูงขึ้น การใช้พลังงานต่ำลง และการนำไปใช้ได้เร็วขึ้นในแอปพลิเคชัน AI, ศูนย์ข้อมูล, เครือข่าย, มือถือ, ยานยนต์ และ Edge AI