Synopsys und TSMC erweitern KI-Designarbeit auf A14 und Co‑Packaged Optics

Synopsys am 23. September 2026 kündigte eine neue Reihe von Kooperationen mit TSMC an, die darauf abzielen, die Entwicklung von KI‑Systemen der nächsten Generation, High‑Performance‑Computing (HPC) und fortschrittlichen Halbleitersystemen zu beschleunigen, wobei zertifizierte Design‑Flows für den A14‑Prozess von TSMC, agentenbasierte KI‑Engineering‑Workflows, Multi‑Die‑Packaging‑Unterstützung, Co‑Packaged Optics und erweiterte 2‑nm‑Silizium‑IP abgedeckt werden.

Die Unternehmen sagten, die gemeinsame Arbeit kombiniere KI-gestützte elektronische Designautomatisierung (EDA)-Flows, multiphysik‑bewusste Sign‑off‑Methoden, Multi‑Die‑Design‑Flows sowie siliziumgeprüfte Interface‑ und Foundation‑IP, und sei darauf ausgelegt, gemeinsamen Kunden zu helfen, die zunehmende Design‑Komplexität zu bewältigen und gleichzeitig die Einführung von TSMCs neuesten Prozessen und fortschrittlichen Packaging‑Technologien zu beschleunigen.

„Da KI‑Systeme weiterhin an Umfang und Komplexität zunehmen, benötigen Kunden bewährte IP, intelligente Design‑Lösungen und fortschrittliche Packaging‑Methoden, die nahtlos zusammenarbeiten“, sagte Michael Buehler‑Garcia, Senior Vice President bei Synopsys. „Unsere gemeinsamen Innovationen mit TSMC decken das Kontinuum der Co‑Design‑Fähigkeiten von Silizium zu Systemen ab, das erforderlich ist, um die Entwicklung von KI‑ und High‑Performance‑Computing‑Systemen der nächsten Generation zu beschleunigen.“

Aveek Sarkar, Direktor der Abteilung für Ökosystem‑ und Allianz‑Management bei TSMC, sagte, die Zusammenarbeit im Rahmen von TSMCs Open Innovation Platform (OIP) kombiniere zertifizierte EDA‑Lösungen und siliziumgeprüfte IP von Synopsys mit TSMCs neuesten Prozess‑ und Packaging‑Innovationen, und betonte, dass die Arbeit die Kundenanforderungen an Leistung, Integration und Energieeffizienz in KI und High‑Performance‑Computing erfülle.

A14‑Zertifizierung und agentenbasierte KI‑Workflows

Zu den jüngsten Errungenschaften, die die Unternehmen nannten, gehört die A14‑Zertifizierung über Synopsys’ digitale und analoge Flows sowie die Aktivierung von agentenbasierten KI‑Funktionen. Synopsys erklärte, die zertifizierten Flows bieten Kunden eine umfassende Methodik, die von der Implementierung bis zum Sign‑off reicht, um die Design‑Konvergenz auf der A14‑Technologie von TSMC zu beschleunigen.

Im analogen Design arbeiten die beiden Unternehmen an der Aktivierung des Device‑Routing auf A14 zusammen, was die Ankündigung als Meilenstein für fortschrittliche analoge Place‑and‑Route‑Automatisierung bezeichnet, die die Layout‑Produktivität steigert und die Einführung fortschrittlicher Prozesstechnologien beschleunigt.

Die Unternehmen setzen zudem agentenbasierte KI ein, um analoge, digitale und Multi‑Die‑Design‑Workflows zu automatisieren und so Produktivität und Autonomie zu erhöhen. Laut Synopsys beschleunigt das Tool Custom Compiler die analoge Migration, während Fusion Compiler dank Analyseunterstützung durch große Sprachmodelle die Produktivität steigert.

Für eine schnellere heterogene Integration in Multi‑Die‑Designs sagte Synopsys, ein neuer agentenbasierter KI‑Chiplet‑Floorplan‑Co‑Optimierungs‑Flow, der seine 3DIC‑Compiler‑Plattform nutzt, automatisiere komplexe Floorplan‑Aufgaben und beschleunige die Design‑Konvergenz, während er TSMCs 3DFabric‑Technologien unterstützt.

Multi‑Die‑Stromversorgung und Co‑Packaged Optics

Die Ankündigung beschreibt integrierte Spannungsregler (IVRs) als Schlüsseltechnologie zur Verbesserung der Energieeffizienz und Power‑Integrity in Multi‑Die‑Designs, da KI‑Systeme der nächsten Generation höhere Stromversorgungsanforderungen stellen. Synopsys erklärte, dass seine 3DIC‑Compiler‑Plattform Designer nun befähigt, IVRs auf TSMCs CoWoS‑Technologie in einer einheitlichen Umgebung für fortschrittliches Packaging zu co‑designen und zu simulieren.

Synopsys erklärte zudem, dass die gemeinsame Enablement‑Arbeit mit TSMC für das Co‑Packaged‑Optics‑Design (CPO) auf TSMC‑COUPE‑Technologie durch einen integrierten photonischen und elektronischen Co‑Design‑Flow fortgesetzt wird, der 3DIC‑Implementierung, Multiphysik‑Analyse und Optimierung umfasst. Beide Unternehmen betonten, dass diese Anstrengung gemeinsamen Kunden hilft, fortschrittliche optische Interconnect‑Architekturen für Systeme mit Multi‑Die‑Designs zu entwickeln und zu verifizieren.

Silizium‑IP‑Meilensteine auf N2P und N3P

Synopsys gab an, dass es Interface‑, Foundation‑ und Silicon Lifecycle Management (SLM)‑IP bereitstelle, die für TSMCs fortschrittliche Prozesstechnologien optimiert sind und auf den ersten Silizium‑Erfolgen über TSMCs N5‑, N3P‑ und N2P‑Technologien aufbauen. Das Unternehmen beschrieb das Portfolio als das breiteste seiner Art in der Branche und erklärte, dass es Kunden dabei unterstützen solle, Risiken zu reduzieren, die Markteinführungszeit zu verkürzen und Energie‑, Leistungs‑ und Skalierbarkeitsziele in KI, HPC, Rechenzentrum, Edge und physikalischen KI‑Systemen zu erreichen.

Für TSMCs N2P‑Prozess berichtete Synopsys über IP‑Enablement‑ und Tape‑Out‑Meilensteine für KI‑ und HPC‑Designs, die PCIe 7.0, HBM4, LPDDR6/5X/5, 224 Gbit/s‑Ethernet‑PHY, UCIe, OTP sowie fortschrittliche SLM‑Prozess‑, Spannungs‑ und Temperatur‑(PVT‑)Überwachungs‑IP umfassen. Das Unternehmen erklärte, diese Lösungen bieten die für anspruchsvolle KI‑Workloads erforderliche Hoch‑Bandbreiten‑Konnektivität, Speicher‑Performance und Echtzeit‑Systemintelligenz.

Für die Multi‑Die‑Integration sagte Synopsys, es habe UCIe‑A‑Silizium mit 32 G/40 G auf einem TSMC‑N3P‑Testchip demonstriert, der mit einem CoWoS‑S‑Interposer integriert ist, und damit die Hochgeschwindigkeits‑Die‑zu‑Die‑Konnektivität für KI‑Systeme validiert. Das Unternehmen hat zudem kürzlich 64 G‑UCIe‑IP‑Tape‑Outs sowohl für 2‑nm‑ als auch 3‑nm‑Prozessknoten abgeschlossen und erklärt, dass die IP durch eingebettete Design‑for‑Test‑Funktionen eine In‑System‑Sichtbarkeit bietet.

Synopsys sagte, dass es kürzlich sein Portfolio an siliconbestätigtem Foundation‑, MIPI‑ und Speicher‑IP für die N3P‑ und N2P‑Prozesse von TSMC erweitert habe und IP für kompakte „C“-Prozesstechnologien von 6 nm bis 3 nm entwickle. Laut dem Unternehmen ermöglichen diese IP‑Lösungen eine höhere Integration, einen geringeren Stromverbrauch und eine schnellere Bereitstellung in KI‑, Rechenzentrums‑, Netzwerk‑, Mobil‑, Automobil‑ und Edge‑KI‑Anwendungen.