Andy Nightingale, VP of Product Marketing at Arteris – Interview-Serie

Andy Nightingale, VP of Product Marketing at Arteris ist ein erfahrener globaler Geschäftsführer mit einer vielfältigen Erfahrung in Ingenieurwesen und Produktmarketing. Er ist ein Chartered Member der British Computer Society und des Chartered Institute of Marketing und hat über 35 Jahre Erfahrung in der High-Tech-Industrie.

Im Laufe seiner Karriere hat Andy verschiedene Rollen innegehabt, darunter Ingenieur- und Produktmanagement-Positionen bei Arm, wo er 23 Jahre verbrachte. In seiner aktuellen Rolle als VP of Product Marketing bei Arteris überwacht Andy die Magillem-System-on-Chip-Entwicklungstools und die FlexNoC- und Ncore-Netzwerk-on-Chip-Produkte.

Arteris ist ein Katalysator für System-on-Chip-Innovationen als führender Anbieter von Halbleiter-System-IP für die Beschleunigung der SoC-Entwicklung. Arteris Network-on-Chip (NoC) Interconnect-Intellectual-Property (IP) und SoC-Integrationstechnologie ermöglichen höhere Produktleistung bei geringerem Stromverbrauch und schnellerer Markteinführung, was bewährte Flexibilität und bessere Wirtschaftlichkeit für System- und Halbleiterunternehmen bietet, so dass innovative Marken frei sind, sich auf das zu konzentrieren, was als Nächstes kommt.

Mit Ihrer umfassenden Erfahrung bei Arm und jetzt als Leiter des Produktmarketings bei Arteris, wie hat sich Ihre Perspektive auf die Entwicklung von Halbleiter-IP und Interconnect-Technologien im Laufe der Jahre verändert? Welche Trends begeistern Sie am meisten heute?

Es war eine außergewöhnliche Reise – von meinen frühen Tagen, in denen ich Testbenchs für ASICs bei Arm schrieb, bis hin zur Mitgestaltung der Produktstrategie bei Arteris, wo wir an der Spitze der Interconnect-IP-Innovation stehen. Im Jahr 1999 beschleunigte sich die Systemkomplexität rapide, aber der Fokus lag noch hauptsächlich auf der Prozessorleistung und der essentiellen SoC-Integration. Die Verifizierungsmethoden entwickelten sich, aber Interconnects wurden oft als feste Infrastruktur angesehen – notwendig, aber nicht strategisch.

Wenn man heute nach vorne blickt, ist Interconnect-IP zu einem entscheidenden Enabler von SoC-Skalierbarkeit, Stromeffizienz und AI/ML-Leistung geworden. Der Aufstieg von Chiplets, domänen-spezifischen Beschleunigern und Multi-Die-Architekturen hat enormen Druck auf Interconnect-Technologien ausgeübt, um adaptiver, innovativer, physisch und software-bewusst zu werden.

Einer der aufregendsten Trends, den ich sehe, ist die Konvergenz von KI und Interconnect-Design. Bei Arteris erkunden wir, wie maschinelles Lernen NoC-Topologien optimieren, Datenverkehr intelligent routen und sogar Staus vorhersagen kann, um die Echtzeit-Leistung zu verbessern. Es geht nicht nur um Geschwindigkeit – es geht darum, Systeme innovativer und responsiver zu machen.

Was mich begeistert, ist, wie Halbleiter-IP für KI-Innovatoren zugänglicher wird. Mit High-Level-SoC-Konfigurations-IP und Abstraktionsschichten können Start-ups im Bereich Automotive, Robotik und Edge-KI nun fortschrittliche Interconnect-Architekturen nutzen, ohne dass sie einen tiefen Hintergrund in RTL-Design benötigen. Diese Demokratisierung von Fähigkeiten ist enorm.

Ein weiterer wichtiger Wandel ist die Rolle von virtuellem Prototyping und System-Level-Modellierung. Nachdem ich früh in meiner Karriere an ESL-Tools (Electronic System Level) gearbeitet habe, ist es erfreulich zu sehen, dass diese Methoden nun eine frühzeitige AI-Workload-Bewertung, Leistungsprognose und architektonische Kompromisse ermöglichen, lange bevor Silizium aufgezeichnet wird.

Letztendlich hängt die Zukunft von KI davon ab, wie effizient wir Daten bewegen – nicht nur, wie schnell wir sie verarbeiten. Deshalb glaube ich, dass die Entwicklung von Interconnect-IP zentral für die nächste Generation intelligenter Systeme ist.

Arteris’ FlexGen nutzt KI-gesteuerte Automatisierung und maschinelles Lernen, um NoC-Topologie-Generierung zu automatisieren. Wie sehen Sie die Rolle von KI in der Chip-Entwicklung in den nächsten fünf Jahren?

KI transformiert grundlegend die Chip-Entwicklung, und in den nächsten fünf Jahren wird ihre Rolle nur noch tiefer werden – von Produktivitäts-Hilfe zu intelligentem Design-Partner. Bei Arteris leben wir diese Zukunft bereits mit FlexGen, wo KI, formale Methoden und maschinelles Lernen zentral für die Automatisierung von Network-on-Chip (NoC) Topologie-Optimierung und SoC-Integration-Workflows sind.

Was FlexGen auszeichnet, ist seine Kombination von ML-Algorithmen – alle kombiniert, um Floorpläne aus Bildern zu initialisieren, Topologien zu generieren, Uhren zu konfigurieren, Clock-Domain-Crossings zu reduzieren und die Konnektivitäts-Topologie und ihre Platzierung und Routing-Bandbreite zu optimieren, um die Kommunikation zwischen IP-Blöcken zu straffen. All dies geschieht deterministisch, was bedeutet, dass Ergebnisse repliziert und inkrementelle Anpassungen vorgenommen werden können, um vorhersehbare Best-in-Class-Ergebnisse für Anwendungsfälle wie KI-Assistenz für einen erfahrenen SoC-Designer oder die Erstellung des richtigen NoC für einen Anfänger zu ermöglichen.

In den nächsten fünf Jahren wird die Rolle von KI in der Chip-Entwicklung von der Unterstützung menschlicher Designer zur gemeinsamen Gestaltung und Optimierung mit ihnen wechseln – von jeder Iteration lernen, Design-Komplexität in Echtzeit navigieren und letztendlich die Lieferung von KI-fähigen Chips beschleunigen. Wir sehen KI nicht nur als Mittel, um Chips schneller zu machen, sondern auch, um schnelleren Chips intelligenter zu machen.

Die Halbleiterindustrie erlebt rapide Innovationen mit KI, HPC und Multi-Die-Architekturen. Welche sind die größten Herausforderungen, die NoC-Design lösen muss, um mit diesen Fortschritten Schritt zu halten?

Da KI, HPC und Multi-Die-Architekturen eine beispiellose Komplexität vorantreiben, besteht die größte Herausforderung für NoC-Design darin, Skalierbarkeit ohne Kompromisse bei Leistung, Stromverbrauch oder Markteinführungszeit zu erreichen. Heutige Chips verfügen über Dutzende bis Hunderte von IP-Blöcken, von denen jeder unterschiedliche Bandbreiten-, Latenz- und Leistungsanforderungen hat. Die Bewältigung dieser Vielfalt – über mehrere Dies, Spannungsbereiche und Taktdomänen hinweg – erfordert NoC-Lösungen, die weit über manuelle Methoden hinausgehen.

NoC-Lösungstechnologien wie FlexGen helfen, wichtige Flaschenhälse zu minimieren: Minimierung der Drahtlänge, Maximierung der Bandbreite, Anpassung an physische Einschränkungen und alles mit Geschwindigkeit und Wiederholbarkeit.

Die Zukunft von NoC muss auch automation-first und KI-aktiviert sein, mit Tools, die sich an veränderte Floorpläne, Chip-architekturen und späte Änderungen anpassen können, ohne dass eine vollständige Neukonstruktion erforderlich ist. Dies ist der einzige Weg, um mit den massiven Design-Zyklen und heterogenen Anforderungen moderner SoCs Schritt zu halten und effiziente, skalierbare Konnektivität im Herzen der nächsten Generation von Halbleitern zu gewährleisten.

Der KI-Chip-Markt wird voraussichtlich deutlich wachsen. Wie positioniert sich Arteris, um den zunehmenden Anforderungen von KI-Workloads gerecht zu werden, und welche einzigartigen Vorteile bietet FlexGen in diesem Bereich?

Arteris ist nicht nur einzigartig positioniert, um den KI-Chiplet-Markt zu unterstützen, sondern hat dies bereits seit Jahren getan, indem es automatisierte, skalierbare Network-on-Chip (NoC) IP-Lösungen bereitstellt, die speziell für die Anforderungen von KI-Workloads wie generativer KI und großen Sprachmodellen (LLM) entwickelt wurden – mit hoher Bandbreite, geringer Latenz und Stromeffizienz über zunehmend komplexe Architekturen hinweg. FlexGen, als neueste Ergänzung der Arteris-NoC-IP-Reihe, wird eine noch bedeutendere Rolle bei der schnellen Erstellung optimaler Topologien spielen, die für verschiedene große, heterogene SoCs am besten geeignet sind.

FlexGen bietet inkrementelles Design, partielle Vervollständigung und erweiterte Pfadfindung, um NoC-Konfigurationen dynamisch zu optimieren, ohne dass eine vollständige Neukonstruktion erforderlich ist – was für KI-Chips, die während der Entwicklung weiterentwickelt werden, von entscheidender Bedeutung ist.

Unsere Kunden bauen bereits Arteris-Technologie in Multi-Die- und Chiplet-basierte Systeme ein, um Datenverkehr effizient zu leiten und dabei Floorplan- und Taktdomänen-Einschränkungen auf jedem Chiplet zu berücksichtigen. Nicht-kohärente Multi-Die-Konnektivität wird über industrie-standardmäßige Schnittstellen unterstützt, die von Drittanbieter-Controllern bereitgestellt werden.

Wenn die Komplexität von KI-Chips wächst, wächst auch der Bedarf an Automatisierung, Anpassungsfähigkeit und Geschwindigkeit. FlexGen liefert all dies und hilft Teams, intelligente Interconnects zu bauen – schneller – damit sie sich auf das konzentrieren können, was wichtig ist: die Leistung von KI auf skalierter Ebene zu verbessern.

Mit dem Aufstieg von RISC-V und benutzerdefiniertem Silizium für KI, wie unterscheidet sich Arteris’ Ansatz zum NoC-Design von traditionellen Interconnect-Architekturen?

Traditionelle Interconnect-Architekturen wurden hauptsächlich für feste Designs entwickelt, aber heutiges RISC-V und benutzerdefiniertes KI-Silizium erfordern einen konfigurierbaren, skalierbaren und automatisierten Ansatz, der über eine modifizierte Einheitslösung hinausgeht. Genau hier unterscheidet sich Arteris. Unser NoC-IP, insbesondere mit FlexGen, ist dafür entwickelt, sich an die Vielfalt und Modularität moderner SoCs anzupassen, einschließlich benutzerdefinierter Kerne, Beschleuniger und Chiplets, wie oben erwähnt.

FlexGen ermöglicht es Designern, Topologien zu generieren und zu optimieren, die die einzigartigen Arbeitslastmerkmale widerspiegeln, sei es niedrige Latenz für KI-Schlußfolgerungen oder hohe Bandbreiten für gemeinsam genutztes Speicher über RISC-V-Cluster. Im Gegensatz zu statischen Interconnects passt FlexGens Algorithmus jedes NoC an die Architektur des Chips an, über Taktdomänen, Spannungsinseln und Floorplan-Einschränkungen hinweg.

Dadurch ermöglicht Arteris Teams, die benutzerdefiniertes Silizium bauen, schneller zu agieren, Risiken zu reduzieren und das Beste aus ihren hoch differenzierten Designs zu machen – etwas, das traditionelle Interconnects nicht bewältigen können.

FlexGen behauptet, die Design-Iterierungszeit um das 10-fache zu verbessern. Können Sie uns durch die Automatisierung führen, die diese Komplexität reduziert und die Zeit bis zur Markteinführung für System-on-Chip-Designer beschleunigt?

FlexGen liefert eine 10-fache Verbesserung der Design-Iterierungszeit, indem es einige der komplexesten und zeitaufwändigsten Aufgaben im NoC-Design automatisiert. Anstatt Topologien manuell zu konfigurieren, Clock-Domänen aufzulösen oder Routen zu optimieren, verwenden Designer FlexGens physikalisch bewussten, KI-gesteuerten Motor, um diese in Stunden (oder weniger) zu bewältigen – Aufgaben, die traditionell Wochen dauerten.

Wie oben erwähnt, kann der partielle Vervollständigungsmodus auch teilweise abgeschlossene Designs automatisch vervollständigen, wodurch manuelle Absichten erhalten und die Zeit bis zur Fertigstellung beschleunigt werden.

Das Ergebnis ist ein schnellerer, genauerer und einfacherer Design-Fluss, der es SoC-Teams ermöglicht, mehr architektonische Optionen zu erkunden, auf späte Änderungen zu reagieren und schneller auf den Markt zu kommen – mit höherer Qualität und geringerem Risiko teurer Nachbesserungen.

Eines der herausragenden Merkmale von FlexGen ist die Reduzierung der Drahtlänge, die die Stromeffizienz verbessert. Wie wirkt sich dies auf die Gesamtleistung des Chips aus, insbesondere in stromsensiblen Anwendungen wie Edge-KI und mobiler Rechnertechnik?

Die Drahtlänge wirkt sich direkt auf den Stromverbrauch, die Latenz und die Gesamteffizienz des Chips aus – sowohl in Cloud-KI-/HPC-Anwendungen, die fortgeschrittenere Knoten verwenden, als auch in Edge-KI-Schlußfolgerungsanwendungen, in denen jeder Milliwatt zählt. FlexGens Fähigkeit, die Drahtlänge automatisch um bis zu 30% zu reduzieren, bedeutet kürzere Datenpfade, reduzierte Kapazität und geringeren dynamischen Stromverbrauch.

In realen Begriffen übersetzt sich dies in geringere Wärmeentwicklung, längere Batterielebensdauer und bessere Leistung pro Watt, was alles für KI-Arbeitslasten am Rand oder in mobilen Umgebungen und in der Cloud kritisch ist und direkt den Gesamtkosten (TCO) beeinflusst. Durch die Optimierung der NoC-Topologie mit KI-gesteuerter Platzierung und Routing stellt FlexGen sicher, dass Leistungsziele erreicht werden, ohne die Stromeffizienz zu beeinträchtigen – was es zu einer idealen Lösung für heute und morgen stromsensitive Designs macht.

Arteris hat Partnerschaften mit führenden Halbleiterunternehmen in AI-Datenzentren, Automotive, Consumer, Kommunikation und industrieller Elektronik geschlossen. Können Sie uns Einblicke in die Adoption von FlexGen in diesen Branchen geben?

Arteris NoC-IP sieht eine starke Adoption über alle Märkte hinweg, insbesondere für hochwertige, fortschrittlichere Chiplets und SoCs. Dies liegt daran, dass es die wichtigsten Herausforderungen jedes Sektors angeht: Leistung, Stromeffizienz und Design-Komplexität, während es die Kernfunktionen und Flächenbeschränkungen bewahrt.

Im Automotive-Bereich beispielsweise nutzen Unternehmen wie Dream Chip FlexGen, um die Schnittstelle zwischen KI und Sicherheit für autonomes Fahren zu beschleunigen, indem sie Arteris für ihre ADAS-SoC-Designs nutzen, während sie strenge Leistungs- und Sicherheitsanforderungen erfüllen. FlexGens intelligente NoC-Optimierung und -Generierung in Rechenzentren helfen, massive Bandbreitenanforderungen und Skalierbarkeit zu bewältigen, insbesondere für KI-Schulung und allgemeine Beschleunigungsarbeitslasten.

FlexGen bietet einen schnellen, wiederholbaren Pfad zu optimierten NoC-Architekturen für industrielle Elektronik, wo Design-Zyklen eng und Produktlebensdauer wichtig sind. Kunden schätzen seinen inkrementellen Design-Fluss, die KI-basierte Optimierung und die Fähigkeit, sich schnell an veränderte Anforderungen anzupassen, was FlexGen zu einem Eckpfeiler für die Entwicklung von SoCs der nächsten Generation macht.

Die Halbleiter-Lieferkette hat in den letzten Jahren erhebliche Störungen erlebt. Wie passt Arteris seine Strategie an, um sicherzustellen, dass Network-on-Chip-Lösungen trotz dieser Herausforderungen weiterhin zugänglich und skalierbar bleiben?

Arteris reagiert auf Lieferketten-Störungen, indem es das tut, was unsere NoC-Lösungen resilient und skalierbar macht: Automatisierung, Flexibilität und Ökosystem-Kompatibilität.

FlexGen hilft Kunden, schneller zu entwerfen und agiler auf veränderte Silizium-Verfügbarkeit, Knoten-Wechsel oder Verpackungsstrategien zu reagieren. Egal, ob sie Derivate-Designs durchführen oder neue Interconnects von Grund auf erstellen.

Wir unterstützen auch Kunden mit unterschiedlichen Prozessknoten, IP-Herstellern und Design-Umgebungen, um sicherzustellen, dass Kunden Arteris-Lösungen unabhängig von ihrer Foundry, EDA-Tools oder SoC-Architektur einsetzen können.

Indem wir die Abhängigkeit von jedem Teil der Lieferkette verringern und schnelleres, iteratives Design ermöglichen, helfen wir Kunden, ihre Designs zu entrisiken und ihre Termine einzuhalten – auch in unsicheren Zeiten.

Wenn man in die Zukunft blickt, welche sind die größten Verschiebungen, die Sie in der SoC-Entwicklung erwarten, und wie bereitet sich Arteris darauf vor?

Eine der bedeutendsten Verschiebungen in der SoC-Entwicklung ist der Übergang zu heterogenen Architekturen, chiplet-basierten Designs und KI-zentrierten Arbeitslasten. Diese Trends erfordern weitaus flexiblere, skalierbarere und intelligente Interconnects – etwas, das traditionelle Methoden nicht bewältigen können.

Arteris bereitet sich darauf vor, indem es in KI-gesteuerte Automatisierung investiert, wie in FlexGen zu sehen ist, und die Unterstützung für Multi-Die-Systeme, komplexe Taktdomänen und späte Floorplan-Änderungen erweitert. Wir konzentrieren uns auch auf die Ermöglichung inkrementellen Designs, schnellerer Iteration und nahtloser IP-Integration – damit unsere Kunden mit den sich verkürzenden Entwicklungszyklen und der zunehmenden Komplexität Schritt halten können.

Unser Ziel ist es, sicherzustellen, dass SoC- (und Chiplet-) Teams agil bleiben, egal ob sie für Edge-KI, Cloud-KI oder alles dazwischen bauen, und dabei die beste Leistung, den besten Stromverbrauch und die beste Fläche (PPA) bieten, unabhängig von der Komplexität des Designs, der XPU-Architektur und des verwendeten Foundry-Knotens.

Vielen Dank für das großartige Interview. Leser, die mehr erfahren möchten, sollten Arteris besuchen.