MemryX、低消費電力エッジAI推論の拡大に向けMX3+を発表

MemryX AIは2026年11月10日、MX3+推論アクセラレーターを発表し、MX3と同じ低消費電力の動作範囲を維持しながら、ピークAI演算性能を最大10倍、オンチップメモリーを約10倍にする設計目標を掲げた。

ファブレス半導体企業の同社は、このデバイスをエッジハードウェア、産業システム、大規模または複雑なモデルを実行する高密度推論インフラ向けに展開することを目指している。MX3+の製品ページによると、この設計ではMX3と同じシリコン実装面積を保ち、モデルの重み容量を10倍にすることを意図しており、電力だけでなく、基板面積やシステムコストの制約にも対応する。

想定するワークロードには、高解像度ビジョン、トランスフォーマーベースのモデル、小規模言語モデル、視覚・言語・行動モデル、ハイブリッドアーキテクチャ、より高度なマルチモデル・パイプラインが含まれる。導入先としては、産業オートメーション、ロボティクス、高度道路交通システム、スマートインフラ、映像管理、医療機器、小売、民生用電子機器を想定している。

設計目標と現行のMX3

これらの数値は将来製品の設計目標を示すものだ。現行のMX3は量産注文を受け付けており、MemryXによると、チップ当たりのAI演算性能は6.25 TFLOPS、オンチップの重みメモリーは10.5 MBで、消費電力は200 mWから3 Wまでとなっている。

この比較から、MX3+が克服すべき中心的な制約が明らかになる。すなわち、前世代を形作った電力と物理サイズの上限を超えずに、演算性能とモデルの記憶容量を大幅に高めることだ。MemryXが新しいハードウェアを製造し、検証するまでは、発表された数値は設計目標にとどまる。

複数チップを1つの論理デバイスとして拡張

予定されている構成では、MX3+を1チップから最大16チップまで拡張し、統合された1つの論理デバイスとして動作させる。MemryXによると、16チップ構成はピークAI演算性能が1 POPS（1秒当たり1ペタ演算）を超え、分散型オンチップメモリーを2.16 GB備える設計だ。

分散データフローにより、ホストプロセッサが個々のチップを管理しなくても、アクセラレーター同士が連携して動作できる。MemryX Neural Compilerは、利用可能なアクセラレーター間でニューラルネットワークを自動的に割り当てるため、開発者はモデルを手作業で分割せずに性能を拡張できる。

MX3+は、追加されたオンチップメモリーと、モデルデータを演算処理の近くに保つ近メモリー型のパイプライン処理を組み合わせ、データ移動を最小限に抑える。この設計は、バッチサイズ1で予測可能な低遅延推論を維持しながら、より大規模なモデルと高解像度の入力を処理することを目指している。

既存のMX3のデータシートには、同じ拡張上限が記載されている。PCIeまたはUSB経由でホストに処理をオフロードでき、x86、Arm、RISC-Vプロセッサーをサポートし、単一のホストインターフェースを介してPCIe接続で最大16チップをカスケード接続できる。MX3+はこのマルチチップ方式と使い慣れた開発ワークフローを引き継ぎ、モデルやシステムの複雑化に対応する。

社長兼CEOのRoss Jatou氏は、共通アーキテクチャによって、組み込み、産業、高密度システムにまたがる開発から量産までの一貫した道筋を提供し、高密度エッジ導入における総保有コストを大幅に削減できるとMemryXは見込んでいると述べた。

量産に先立ち早期アクセスを提供

MemryXは、選定した戦略的パートナーおよび大企業の顧客から、量産前のハードウェアとソフトウェアを共同検証するための早期アクセス申し込みを受け付けている。同社は、エンジニアリングサンプルを2027年後半、量産を2028年半ばに予定しており、開発の進展に応じて、仕様、構成、提供状況に関する情報を追加で公開する。

MemryXによると、MX3+の新機能は、先進的なマルチモーダル推論や大規模言語モデル推論に向けた将来のプラットフォームであるMX4にも引き継がれる。

公式のMX4製品ページでは、想定するワークロードに高度なビジョンと生成AIを加えており、提供開始を2029年に予定している。

当面の課題は導入ではなく検証だ。早期アクセス用システムでは、演算性能とメモリーの向上がMX3の電力および実装面積の制約と両立し、コンパイラー主導の拡張性と予測可能な低遅延推論を維持できることを示す必要がある。