Synopsys och TSMC utökar AI-designarbete till A14 och co-packaged optics

Synopsys den 23 september 2026 annonserade ett nytt samarbete med TSMC med syfte att påskynda utvecklingen av nästa generations AI, högpresterande beräkning (HPC) och avancerade halvledarsystem, omfattande certifierade designflöden på TSMC:s A14-process, agentiska AI‑ingenjörsarbetsflöden, stöd för multi‑die‑paketering, co-packaged optics och utökad 2 nm kisel‑IP.

Företagen sade att det gemensamma arbetet kombinerar AI‑driven elektronisk designautomation (EDA)-flöden, multiphysik‑medvetna sign‑off‑metoder, multi‑die‑designflöden samt kisel‑beprövad Interface‑ och Foundation‑IP, och är avsett att hjälpa gemensamma kunder att hantera ökande designkomplexitet samtidigt som antagandet av TSMC:s senaste process och avancerade paketeringsteknologier påskyndas.

”När AI‑system fortsätter att växa i skala och komplexitet kräver kunder beprövad IP, intelligenta designlösningar och avancerade paketeringsmetoder som fungerar sömlöst tillsammans,” sade Michael Buehler‑Garcia, Senior Vice President på Synopsys. ”Våra gemensamma innovationer med TSMC adresserar hela spektrumet av sam‑designkapaciteter från kisel till system som behövs för att påskynda utvecklingen av nästa generations AI‑ och högpresterande beräkningssystem.”

Aveek Sarkar, Director of the Ecosystem and Alliance Management Division på TSMC, sade att samarbetet under TSMC:s Open Innovation Platform (OIP) kombinerar certifierade EDA‑lösningar och kisel‑beprövad IP från Synopsys med TSMC:s senaste process‑ och paketeringsinnovationer, och påstod att arbetet svarar mot kundernas krav på prestanda, integration och energieffektivitet inom AI och högpresterande beräkning.

A14‑certifiering och agentiska AI‑arbetsflöden

Bland de senaste framstegen som företagen nämnde finns A14‑certifiering för Synopsys digitala och analoga flöden, samt möjliggörande av agentiska AI‑funktioner. Synopsys sade att de certifierade flödena ger kunderna en omfattande metodik som sträcker sig från implementering till sign‑off för att påskynda designkonvergens på TSMC:s A14‑teknik.

Inom analog design samarbetar de två företagen kring möjliggörande av enhetsrouting på A14, vilket meddelandet beskriver som en viktig milstolpe för avancerad analog place‑and‑route‑automation som ökar layoutproduktiviteten och påskyndar antagandet av avancerade process‑teknologier.

Företagen tillämpar också agentisk AI för att automatisera analog, digital och multi‑die‑designflöden för högre produktivitet och autonomi. Enligt Synopsys accelererar deras verktyg Custom Compiler analog migration, medan Fusion Compiler använder analys med stöd av stora språkmodeller för att öka produktiviteten.

För snabbare heterogen integration i multi‑die‑designs sade Synopsys att ett nytt agentiskt AI‑chiplet‑golvplans‑samsoptimeringsflöde som använder deras 3DIC Compiler‑plattform automatiserar komplexa golvplansuppgifter och påskyndar designkonvergens samtidigt som det stödjer TSMC:s 3DFabric‑teknologier.

Multi‑die‑kraftleverans och co-packaged optics

Meddelandet beskriver integrerade spänningsregulatorer (IVR) som en nyckelteknik för att förbättra energieffektivitet och kraftintegritet i multi‑die‑designs när nästa generations AI‑system driver krav på kraftleverans. Synopsys sade att deras 3DIC Compiler‑plattform nu möjliggör att designers kan sam‑designa och simulera IVR på TSMC:s CoWoS‑teknik inom en enhetlig miljö för avancerad paketering.

Synopsys sade också att de fortsätter det gemensamma möjliggörande arbetet med TSMC för co-packaged optics (CPO)‑design på TSMC‑COUPE‑teknik genom ett integrerat fotoniskt och elektroniskt sam‑designflöde som omfattar 3DIC‑implementering, multiphysik‑analys och optimering. Båda företagen sade att insatsen hjälper gemensamma kunder att utveckla och verifiera avancerade optiska interconnect‑arkitekturer för system som använder multi‑die‑designs.

Silicon‑IP‑milstolpar på N2P och N3P

Synopsys sade att de tillhandahåller Interface‑, Foundation‑ och Silicon Lifecycle Management (SLM)‑IP optimerade för TSMC:s avancerade process‑teknologier, med grund i första‑silicon‑framgångar över TSMC:s N5‑, N3P‑ och N2P‑teknologier. Företaget beskrev portföljen som den bredaste av sitt slag i branschen och sade att den syftar till att hjälpa kunder att minska risk, påskynda time‑to‑market och uppnå mål för kraft, prestanda och skalbarhet inom AI, HPC, datacenter, edge och fysiska AI‑system.

På TSMC:s N2P‑process rapporterade Synopsys IP‑möjliggörande och tape‑out‑milstolpar för AI‑ och HPC‑designs som omfattar PCIe 7.0, HBM4, LPDDR6/5X/5, 224 G Ethernet‑PHY, UCIe, OTP samt avancerad SLM‑process‑, spännings‑ och temperatur‑ (PVT)‑övervaknings‑IP. Företaget sade att dessa lösningar levererar den högbandbreddshastiga anslutningen, minnesprestanda och realtids‑systemintelligens som krävs för krävande AI‑arbetsbelastningar.

För multi‑die‑integration sade Synopsys att de demonstrerade UCIe‑A‑silicon på 32 G/40 G på ett TSMC N3P‑testchip integrerat med en CoWoS‑S‑interposer, vilket validerade hög hastighet die‑to‑die‑anslutning för AI‑system. Företaget avslutade nyligen 64 G UCIe‑IP‑tape‑outs på både 2 nm‑ och 3 nm‑processnoder och sade att IP‑tillhandahåller system‑inbyggd synlighet via inbäddade design‑for‑test‑funktioner.

Synopsys sade att de nyligen utökade sin portfölj av silikonbeprövad Foundation, MIPI och minnes‑IP för TSMC:s N3P‑ och N2P‑processer och utvecklar IP på kompakta “C”‑process‑teknologier från 6 nm till 3 nm. Enligt företaget möjliggör dessa IP‑lösningar högre integration, lägre strömförbrukning och snabbare implementering inom AI, datacenter, nätverk, mobil, fordons‑ och edge‑AI‑applikationer.