Synopsys og TSMC utvider AI‑designarbeid til A14 og co‑pakket optikk

Synopsys kunngjorde den 23. september 2026 kunngjorde et nytt sett med samarbeid med TSMC med mål om å akselerere utviklingen av neste generasjons AI, høyytelsesberegning (HPC) og avanserte halvleder‑systemer, som omfatter sertifiserte designflyter på TSMC‑s A14‑prosess, agentbaserte AI‑ingeniørarbeidsflyter, støtte for fler‑die‑pakking, co‑pakket optikk og utvidet 2 nm silisium‑IP.

Selskapene sa at det felles arbeidet kombinerer AI-drevet elektronisk designautomatisering (EDA)-flyter, multiphysikk‑bevisste sign‑off‑metodologier, fler‑die‑designflyter og silisium‑bekreftet Interface‑ og Foundation‑IP, og er ment å hjelpe felles kunder med å håndtere økende designkompleksitet samtidig som adopsjonen av TSMC‑s nyeste prosess og avanserte pakketeknologier akselereres.

“Etter hvert som AI‑systemer fortsetter å vokse i skala og kompleksitet, krever kundene påvist IP, intelligente designløsninger og avanserte pakkemetodikker som fungerer sømløst sammen,” sa Michael Buehler‑Garcia, Senior Vice President i Synopsys. “Våre felles innovasjoner med TSMC dekker kontinuiteten av silisium‑til‑system‑samskapsdesignkapasiteter som trengs for å akselerere utviklingen av neste generasjons AI‑ og høyytelsesberegningssystemer.”

Aveek Sarkar, direktør for Økosystem‑ og Allianse‑styringsdivisjonen i TSMC, sa at samarbeidet under TSMC‑s Open Innovation Platform (OIP) kombinerer sertifiserte EDA‑løsninger og silisium‑bekreftet IP fra Synopsys med TSMC‑s nyeste prosess‑ og pakkingsinnovasjoner, og at arbeidet svarer på kundenes krav til ytelse, integrasjon og energieffektivitet innen AI og høyytelsesberegning.

A14‑sertifisering og agentbaserte AI‑arbeidsflyter

Blant de nylige prestasjonene selskapene nevnte, er A14‑sertifisering på tvers av Synopsys sine digitale og analoge flyter, samt aktivering av agentbaserte AI‑funksjoner. Synopsys oppga at de sertifiserte flytene gir kundene en omfattende metodikk som dekker implementering gjennom sign‑off, for å akselerere designkonvergens på TSMC‑s A14‑teknologi.

Innen analog design samarbeider de to selskapene om aktivering av enhetsruting på A14, noe kunngjøringen beskriver som en viktig milepæl for avansert analog plass‑og‑rute‑automatisering som øker layout‑produktiviteten og fremskynder adopsjonen av avanserte prosess‑teknologier.

Selskapene bruker også agentbasert AI for å automatisere analog, digital og fler‑die‑designarbeidsflyter for økt produktivitet og autonomi. Ifølge Synopsys akselererer deres Custom Compiler‑verktøy analog migrasjon, mens Fusion Compiler benytter analyse støttet av store språkmodeller for å øke produktiviteten.

For raskere heterogen integrasjon i fler‑die‑design, oppga Synopsys at en ny agentbasert AI‑chiplet‑gulvplan‑samsoptimaliseringsflyt som bruker deres 3DIC Compiler‑plattform, automatiserer komplekse gulvplanleggingsoppgaver og akselererer designkonvergens samtidig som den støtter TSMC‑s 3DFabric‑teknologier.

Fler‑die‑strømforsyning og co‑pakket optikk

Kunngjøringen beskriver integrerte spenningsregulatorer (IVR‑er) som en nøkkelteknologi for å forbedre energieffektivitet og strøm‑integritet i fler‑die‑design, etter hvert som neste generasjons AI‑systemer øker kravene til strømforsyning. Synopsys oppga at deres 3DIC Compiler‑plattform nå gjør det mulig for designere å samskape og simulere IVR‑er på TSMC‑s CoWoS‑teknologi innen et samlet miljø for avansert pakking.

Synopsys oppga også at de fortsetter felles aktiveringsarbeid med TSMC for co‑pakket optikk (CPO)‑design på TSMC‑COUPE‑teknologi gjennom en integrert fotonisk‑ og elektronisk‑samsdesign‑flyt som dekker 3DIC‑implementering, multiphysikk‑analyse og optimalisering. Begge selskapene sa at innsatsen hjelper felles kunder med å utvikle og verifisere avanserte optiske interconnect‑arkitekturer for systemer som bruker fler‑die‑design.

Silisium‑IP‑milepæler på N2P og N3P

Synopsys oppga at de leverer Interface‑, Foundation‑ og Silicon Lifecycle Management (SLM)‑IP optimalisert for TSMC‑s avanserte prosess‑teknologier, med utgangspunkt i første‑silisium‑suksess på TSMC‑s N5‑, N3P‑ og N2P‑teknologier. Selskapet beskrev porteføljen som den bredeste i sin klasse i bransjen, og sa at den er ment å hjelpe kunder med å redusere risiko, akselerere time‑to‑market og oppnå mål for strøm, ytelse og skalerbarhet innen AI, HPC, datasenter, edge og fysiske AI‑systemer.

På TSMC‑s N2P‑prosess rapporterte Synopsys IP‑aktivering og tape‑out‑milepæler for AI‑ og HPC‑design som omfatter PCIe 7.0, HBM4, LPDDR6/5X/5, 224 Gbit Ethernet‑PHY, UCIe, OTP og avansert SLM‑prosess‑, spenning‑ og temperatur‑ (PVT)‑overvåknings‑IP. Selskapet sa at disse løsningene leverer høy‑båndbredde‑tilkobling, minneytelse og sanntids‑systemintelligens som kreves for krevende AI‑arbeidsbelastninger.

For fler‑die‑integrasjon oppga Synopsys at de demonstrerte UCIe‑A‑32 G/40 G‑silisium på en TSMC‑N3P‑testchip integrert med en CoWoS‑S‑interposer, som bekrefter høyhastighets‑die‑til‑die‑tilkobling for AI‑systemer. Selskapet fullførte også nylig 64 G‑UCIe‑IP‑tape‑outs på både 2 nm og 3 nm prosess‑noder, og sa at IP‑en gir system‑innsikt via innebygde design‑for‑test‑kapasiteter.

Synopsys sa at de nylig har utvidet sin portefølje av silisiumbekreftet Foundation-, MIPI- og minne‑IP for TSMCs N3P‑ og N2P‑prosesser, og at de utvikler IP på kompakte «C»-prosess‑teknologier fra 6 nm til 3 nm. Ifølge selskapet gjør disse IP‑løsningene det mulig med høyere integrasjon, lavere strømforbruk og raskere utrulling i AI‑, datasenter‑, nettverks‑, mobil‑, bil‑ og edge‑AI‑applikasjoner.