Synopsys와 TSMC, AI 설계 작업을 A14 및 Co-Packaged Optics로 확장

Synopsys는 2026년 9월 23일에 TSMC와의 새로운 협업 세트를 발표했습니다. 이 협업은 차세대 AI, 고성능 컴퓨팅(HPC) 및 첨단 반도체 시스템의 개발을 가속화하기 위해, TSMC의 A14 공정에 대한 인증 설계 흐름, 에이전시 AI 엔지니어링 워크플로, 멀티다이 패키징 지원, 코패키지드 옵틱스, 그리고 확장된 2nm 실리콘 IP를 포괄합니다.

양사는 공동 작업이 AI 기반 전자 설계 자동화(EDA) 흐름, 다중물리 인식 사인오프 방법론, 멀티다이 설계 흐름, 그리고 실리콘 검증된 Interface 및 Foundation IP를 결합하며, 이는 고객이 증가하는 설계 복잡성을 해결하고 TSMC의 최신 공정 및 첨단 패키징 기술 채택을 가속화하는 데 도움이 될 것이라고 밝혔습니다.

“AI 시스템이 규모와 복잡성이 계속 증가함에 따라 고객은 검증된 IP, 지능형 설계 솔루션, 그리고 원활하게 함께 작동하는 첨단 패키징 방법론을 필요로 합니다,” 라고 Synopsys의 수석 부사장 Michael Buehler-Garcia가 말했습니다. “TSMC와의 공동 혁신은 차세대 AI 및 고성능 컴퓨팅 시스템 개발을 가속화하는 데 필요한 실리콘에서 시스템까지의 공동 설계 역량 연속성을 다룹니다.”

TSMC의 Ecosystem and Alliance Management Division 이사인 Aveek Sarkar는 TSMC의 Open Innovation Platform(OIP) 하에서 진행되는 협업이 Synopsys의 인증된 EDA 솔루션과 실리콘 검증 IP를 TSMC의 최신 공정 및 패키징 혁신과 결합한다고 말했으며, 이 작업이 AI와 고성능 컴퓨팅 분야에서 성능, 통합 및 에너지 효율성에 대한 고객 요구를 해결한다고 밝혔습니다.

A14 인증 및 에이전시 AI 워크플로

양사가 최근 언급한 성과 중 하나는 Synopsys의 디지털 및 아날로그 흐름 전반에 걸친 A14 인증과 에이전시 AI 기능의 활성화입니다. Synopsys는 인증된 흐름이 구현부터 사인오프까지 포괄적인 방법론을 제공하여 TSMC의 A14 기술에서 설계 수렴을 가속화한다고 밝혔습니다.

아날로그 설계 분야에서 양사는 A14에서 디바이스 라우팅 활성화를 위해 협업하고 있으며, 이번 발표에서는 이를 고급 아날로그 배치-라우팅 자동화의 핵심 이정표로 설명하여 레이아웃 생산성을 높이고 첨단 공정 기술 채택을 가속화한다고 밝혔습니다.

양사는 또한 에이전시 AI를 적용하여 아날로그, 디지털 및 멀티다이 설계 워크플로를 자동화함으로써 생산성과 자율성을 높이고 있습니다. Synopsys에 따르면, Custom Compiler 도구는 아날로그 마이그레이션을 가속화하고, Fusion Compiler는 대형 언어 모델 지원 분석을 활용해 생산성을 향상시킨다고 합니다.

멀티다이 설계에서 이종 통합을 보다 빠르게 수행하기 위해 Synopsys는 3DIC Compiler 플랫폼을 활용한 새로운 에이전시 AI 칩렛 플로어플랜 공동 최적화 흐름이 복잡한 플로어플랜 작업을 자동화하고 설계 수렴을 가속화하며, TSMC의 3DFabric 기술을 지원한다고 밝혔습니다.

멀티다이 전원 공급 및 코패키지드 옵틱스

이번 발표에서는 통합 전압 레귤레이터(IVR)를 차세대 AI 시스템이 전원 공급 요구사항을 높이는 가운데 멀티다이 설계의 전력 효율성과 전력 무결성을 향상시키는 핵심 기술로 설명했습니다. Synopsys는 3DIC Compiler 플랫폼을 통해 설계자가 TSMC의 CoWoS 기술 상에서 IVR을 공동 설계 및 시뮬레이션할 수 있는 통합 환경을 제공한다고 밝혔습니다.

Synopsys는 또한 TSMC-COUPE 기술을 기반으로 통합 광전자 공동 설계 흐름을 통해 3DIC 구현, 다중물리 분석 및 최적화를 포괄하는 코패키지드 옵틱스(CPO) 설계에 대한 공동 활성화 작업을 지속하고 있다고 밝혔습니다. 양사는 이 노력이 멀티다이 설계를 사용하는 시스템을 위한 첨단 광 인터커넥트 아키텍처를 개발하고 검증하는 데 고객에게 도움이 된다고 말했습니다.

N2P 및 N3P 실리콘 IP 이정표

Synopsys는 TSMC의 첨단 공정 기술에 최적화된 Interface, Foundation, 그리고 Silicon Lifecycle Management(SLM) IP를 제공한다고 밝혔으며, 이는 TSMC의 N5, N3P, N2P 기술 전반에 걸친 첫 실리콘 성공을 기반으로 합니다. 회사는 이 포트폴리오가 업계에서 가장 폭넓은 제품군이라고 설명하고, AI, HPC, 데이터 센터, 엣지, 물리 AI 시스템 전반에 걸쳐 고객이 위험을 감소시키고, 시장 출시 시간을 단축하며, 전력·성능·확장성 목표를 달성하도록 돕는 것을 목표로 한다고 말했습니다.

TSMC의 N2P 공정에서 Synopsys는 AI 및 HPC 설계를 위한 PCIe 7.0, HBM4, LPDDR6/5X/5, 224G 이더넷 PHY, UCIe, OTP 및 고급 SLM 공정·전압·온도(PVT) 모니터링 IP를 포함한 IP 활성화 및 테이프아웃 이정표를 보고했습니다. 회사는 이러한 솔루션이 높은 대역폭 연결성, 메모리 성능, 그리고 까다로운 AI 워크로드에 필요한 실시간 시스템 인텔리전스를 제공한다고 밝혔습니다.

멀티다이 통합을 위해 Synopsys는 CoWoS-S 인터포저와 통합된 TSMC N3P 테스트 칩에서 UCIe-A 32G/40G 실리콘을 구현하여 AI 시스템을 위한 고속 다이-다이 연결성을 검증했다고 밝혔습니다. 또한 최근 2nm 및 3nm 공정 노드 모두에서 64G UCIe IP 테이프아웃을 완료했으며, 해당 IP가 내장된 설계-테스트 기능을 통해 시스템 내 가시성을 제공한다고 전했습니다.

Synopsys는 최근 TSMC의 N3P 및 N2P 공정용 실리콘 검증된 Foundation, MIPI, 메모리 IP 포트폴리오를 확장했으며 6nm에서 3nm까지의 컴팩트 “C” 공정 기술에 대한 IP를 개발하고 있다고 밝혔다. 회사에 따르면 이러한 IP 솔루션은 AI, 데이터 센터, 네트워킹, 모바일, 자동차 및 엣지 AI 애플리케이션 전반에 걸쳐 통합도 향상, 전력 소비 감소, 배포 속도 가속을 가능하게 한다.