Teollisuuden ensimmäinen: UCIe Optinen Chiplet Esiteltiin Ayar Labs

Ayar Labs on esitellyt teollisuuden ensimmäisen Universal Chiplet Interconnect Express (UCIe) optisen chipletin, joka on suunniteltu erityisesti maksimoimaan AI-infrastruktuurin suorituskyvyn ja tehokkuuden sekä vähentämään viiveitä ja virrankulutusta suurten AI-työkuormien kanssa.

Tämä läpimurto auttaa ratkaisemaan edistyneiden laskentarakenteiden kasvavia vaatimuksia, erityisesti kun AI-järjestelmät jatkavat skaalaamista. UCIe-sähköisen liitäntärajapinnan ansiosta uusi chiplet on suunniteltu poistamaan tietoliikennepullotilat ja mahdollistamaan helpon integroinnin eri valmistajien piirien kanssa, luoden siten helpommin saatavissa olevan ja kustannustehokkaamman ekosysteemin edistyneiden optisten teknologioiden omaksumiseksi.

Chiplet, joka on nimeltään TeraPHY™, saavuttaa 8 Tbps kaistanleveyden ja se toimii Ayar Labsin 16-aaltoisen SuperNova™ valolähteen avulla. Tämä optinen tietoliikenneratkaisu pyrkii voittamaan perinteisten kuparitietoliikennekaapelien rajoitukset, erityisesti tietojen vaativissa AI-sovelluksissa.

“Optiset tietoliikenneratkaisut ovat tarpeen ratkaisemaan teholämmönhallintahaasteet suurissa AI-järjestelmissä”, sanoi Mark Wade, Ayar Labsin toimitusjohtaja.

UCIe-rajapinnan integrointi on erityisen merkittävä, koska se mahdollistaa eri valmistajien chiplettien toimimisen yhdessä ongelmitta. Tämä yhteensopivuus on kriittinen tulevaisuuden piirisuunnittelulle, joka on yhä enemmän siirtymässä monivalmistajan, modulaarisiin lähestymistapoihin.

UCIe-Standardi: Avoin Chiplet-Ekosysteemin Luominen

UCIe-konsortio, joka kehitti standardin, pyrkii luomaan “avoin ekosysteemi chiplettejä pakkausluokan innovaatioita varten”. UCIe-rajapinnan määrittely vastaa teollisuuden vaatimuksia enemmän mukautuvista, pakkaustason integraatioista yhdistämällä korkean suorituskyvyn piiri-piiri -tietoliikennekuvan monivalmistajan yhteensopivuuden kanssa.

“UCIe-standardin edistäminen merkitsee merkittävää edistystä kohti enemmän integroituja ja tehokkaita AI-infrastruktuureja avoimen, yhteensopivan chiplet-ekosysteemin ansiosta”, sanoi tohtori Debendra Das Sharma, UCIe-konsortion puheenjohtaja.

Standardi määrittää yleisen tietoliikennerajapinnan pakkaustasolla, mahdollistaen piirisuunnittelijoiden yhdistää eri valmistajien komponentteja luodakseen enemmän erikoistuneita ja tehokkaita järjestelmiä. UCIe-konsortio on vastikään ilmoittanut UCIe 2.0 -määrittelyn julkaisusta, mikä osoittaa standardin jatkuvaa kehittymistä ja tarkennusta.

Teollisuuden Tuki ja Vaikutukset

Ilmoitus on saanut vahvaa tukea suurilta toimijoilta puolijohde- ja AI-teollisuudesta, jotka kaikki ovat UCIe-konsortion jäseniä.

AMD:n Mark Papermaster korosti avoimien standardien tärkeyttä: “UCIe:n tarjoama vahva, avoin ja valmistajaneutraali chiplet-ekosysteemi on kriittinen haasteen ratkaisemisessa verkkoratkaisujen skaalauttamiseksi, jotta voidaan hyödyntää AI:n täydellinen potentiaali. Olemme innoissamme, että Ayar Labs on yksi ensimmäisistä, jotka hyödyntävät UCIe-alustaa täysimääräisesti.”

Tämä mielipide sai tukea GlobalFoundriesin Kevin Soukupilta, joka totesi, “Kun teollisuus siirtyy chiplet-pohjaiseen lähestymistapaan järjestelmien jakamiseksi, UCIe-rajapinta chiplet-väliseen tietoliikenteeseen on nopeasti muodostumassa de facto -standardiksi. Olemme innoissamme nähdessämme Ayar Labsin esittelevän UCIe-standardeja optisen rajapinnan yli, mikä on ratkaiseva teknologia suurten verkkoratkaisujen kehittämiseksi.”

Tekniset Edut ja Tulevaisuuden Sovellukset

UCIe:n ja optisten tietoliikennevälineiden yhdistyminen edustaa paradigman muutosta laskentarakenteissa. Yhdistämällä piilistisen valon johtamisen chiplet-muodossa UCIe-standardiin, teknologia mahdollistaa GPU:iden ja muiden kiihdyttimien “viestimisen laajalla etäisyydellä, millimetreistä kilometreihin, ja toimimisen käytännössä yhtenä, jättimäisenä GPU:na.”

Teknologia myös mahdollistaa Co-Packaged Optics (CPO):n, ja monikansallinen valmistaja Jabil on jo esitellyt mallin, joka sisältää Ayar Labsin valolähteet, jotka pystyvät “jopa petabittiin sekunnissa bi-suuntaista kaistanleveyttä.” Tämä lähestymistapa lupailee suurempaa laskentatiheyttä rackissa, parannettua jäähdytystehokkuutta ja tukee hot-swap-ominaisuuksia.

“Co-pakattujen optisten (CPO) chiplettien on tarkoitus muuttaa tapaa, jolla ratkaistaan tietoliikennepullotilat suurissa AI-laskenta-sovelluksissa”, sanoi Lucas Tsai Taiwanin puolijohdeteollisuuden yhtiöltä (TSMC). “UCIe-optisten chiplettien saatavuus luo vahvan ekosysteemin, joka lopulta ajaa sekä laajempaa omaksumista että jatkuvaan innovaatioon koko teollisuudessa.”

Tulevaisuuden Laskennan Muuttaminen

Kun AI-työkuormat jatkavat monimutkaisuutensa ja skaalautumisensa kasvamista, puolijohdeteollisuus on yhä enemmän suuntautumassa chiplet-pohjaisiin arkkitehtuureihin joustavamman ja yhteistyökykyisen lähestymistavan piirisuunnittelussa. Ayar Labsin esittely ensimmäisestä UCIe-optisesta chipletistä ratkaisee kaistanleveyden ja virrankulutuksen haasteet, jotka ovat muodostuneet pullotilaksi suorituskyvylle ja AI-työkuormille.

Avoin UCIe-standardi ja edistynyt optinen tietoliikenneratkaisu lupaavat vallankumouksellisen järjestelmätason integraation ja ajavat tulevaisuuden skaalautuvan, tehokkaan laskennan infrastruktuurin kehittymistä, erityisesti seuraavien sukupolven AI-järjestelmien vaatimusten täyttämiseksi.

Teollisuuden vahva tuki tämän kehityksen mahdollistaa nopeasti laajenevan UCIe-yhteensopivien teknologioiden ekosysteemin, joka voisi kiihdyttää innovaatioita koko puolijohdeteollisuudessa ja tehdä edistyneistä optisista tietoliikenneratkaisuista laajemmin saatavilla ja kustannustehokkaampia.