Synopsys og TSMC udvider AI‑designarbejde til A14 og co‑packaged optics

Den 23. september 2026 annoncerede Synopsys en række nye samarbejder med TSMC med mål om at fremskynde udviklingen af næste generations AI, højtydende computing (HPC) og avancerede halvleder‑systemer, der spænder over certificerede design‑flows på TSMC’s A14‑proces, agentiske AI‑arbejdsgange inden for ingeniørarbejde, multi‑die‑pakningsunderstøttelse, co‑packaged optics og udvidet 2 nm silicium‑IP.

Virksomhederne sagde, at det fælles arbejde kombinerer AI-drevet elektronisk designautomatisering (EDA)-flows, sign-off-metoder, der tager højde for flere fysiske domæner, multi‑die design‑flows og Interface‑ og Foundation‑IP, der er afprøvet i silicium, og har til formål at hjælpe fælles kunder med at håndtere stigende design‑kompleksitet, mens de fremskynder adoptionen af TSMC’s nyeste proces‑ og avancerede paknings‑teknologier.

“Efterhånden som AI‑systemer fortsætter med at vokse i skala og kompleksitet, kræver kunderne gennemprøvet IP, intelligente designløsninger og avancerede pakningsmetoder, der fungerer sammen problemfrit,” sagde Michael Buehler‑Garcia, Senior Vice President hos Synopsys. “Vores fælles innovationer med TSMC adresserer hele spektret af muligheder for fælles design fra silicium til systemer, der er nødvendige for at fremskynde udviklingen af næste generations AI‑ og højtydende computer‑systemer.”

Aveek Sarkar, direktør for afdelingen for økosystem‑ og alliancestyring hos TSMC, sagde, at samarbejdet under TSMC’s Open Innovation Platform (OIP) kombinerer certificerede EDA‑løsninger og IP afprøvet i silicium fra Synopsys med TSMC’s seneste proces‑ og pakningsinnovationer, og at arbejdet imødekommer kundernes krav til ydeevne, integration og energieffektivitet inden for AI og højtydende computing.

A14‑certificering og agentiske AI‑arbejdsprocesser

Blandt de seneste resultater, som virksomhederne nævnte, er A14‑certificering på tværs af Synopsys’ digitale og analoge flows samt muliggørelse af agentiske AI‑funktioner. Synopsys sagde, at de certificerede flows giver kunderne en omfattende metodik, der dækker fra implementering til sign‑off, for at fremskynde design‑konvergens på TSMC’s A14‑teknologi.

Inden for analogt design samarbejder de to virksomheder om muliggørelse af enheds‑routing på A14, hvilket meddelelsen beskriver som en vigtig milepæl for avanceret analog place‑and‑route‑automatisering, der øger layout‑produktiviteten og fremskynder adoptionen af avancerede proces‑teknologier.

Virksomhederne anvender også agentisk AI til at automatisere analoge, digitale og multi‑die-designarbejdsprocesser for større produktivitet og autonomi. Ifølge Synopsys accelererer deres Custom Compiler‑værktøj analog migration, mens Fusion Compiler bruger analyse assisteret af store sprogmodeller til at øge produktiviteten.

For hurtigere heterogen integration i multi‑die‑designs sagde Synopsys, at et nyt agentisk AI-flow til fælles optimering af chiplet-layout, der bruger deres 3DIC Compiler‑platform, automatiserer komplekse floorplan‑opgaver og fremskynder design‑konvergens, samtidig med at det understøtter TSMC’s 3DFabric‑teknologier.

Multi‑die‑strømforsyning og co‑packaged optics

Meddelelsen beskriver integrerede spændingsregulatorer (IVR’er) som en nøgle­teknologi til at forbedre energieffektivitet og strømforsyningsintegritet i multi‑die‑designs, efterhånden som næste‑generations AI‑systemer stiller krav til strømforsyning. Synopsys sagde, at deres 3DIC Compiler‑platform nu gør det muligt for designere at co‑designe og simulere IVR’er på TSMC’s CoWoS‑teknologi inden for et samlet miljø for avanceret pakning.

Synopsys sagde også, at de fortsætter det fælles arbejde med TSMC på at understøtte co‑packaged optics (CPO)‑design på TSMC‑COUPE‑teknologi gennem et integreret flow til fælles fotonisk og elektronisk design, der spænder over 3DIC‑implementering, multiphysik‑analyse og optimering. Begge virksomheder sagde, at indsatsen hjælper fælles kunder med at udvikle og verificere avancerede optiske interconnect‑arkitekturer for systemer, der bruger multi‑die‑designs.

Silicium‑IP‑milepæle på N2P og N3P

Synopsys sagde, at de leverer Interface‑, Foundation‑ og Silicon Lifecycle Management (SLM)‑IP optimeret til TSMC’s avancerede proces‑teknologier, med afsæt i succes med de første siliciumimplementeringer på tværs af TSMC’s N5‑, N3P‑ og N2P‑teknologier. Virksomheden beskrev porteføljen som branchens bredeste af sin slags og sagde, at den har til formål at hjælpe kunder med at reducere risiko, fremskynde time‑to‑market og opnå mål for strømforbrug, ydeevne og skalerbarhed inden for AI, HPC, datacenter, edge og fysiske AI‑systemer.

På TSMC’s N2P‑proces rapporterede Synopsys IP‑muliggørelse og tape‑out‑milepæle for AI‑ og HPC‑designs, der dækker PCIe 7.0, HBM4, LPDDR6/5X/5, 224 G Ethernet PHY, UCIe, OTP og avanceret SLM‑proces‑, spændings‑ og temperatur‑(PVT)‑overvågnings‑IP. Virksomheden sagde, at disse løsninger leverer de forbindelser med høj båndbredde, den hukommelsesydelse og den systemintelligens i realtid, der kræves til krævende AI‑arbejdsbelastninger.

For multi‑die‑integration sagde Synopsys, at de demonstrerede UCIe‑A 32 G/40 G silicium på en TSMC N3P‑testchip integreret med en CoWoS‑S‑interposer, hvilket bekræfter høj‑hastigheds die‑to‑die‑forbindelse for AI‑systemer. Virksomheden har også for nylig afsluttet 64 G UCIe‑IP‑tape‑outs på både 2 nm‑ og 3 nm‑proces‑noder, og sagde, at IP’en giver system‑intern synlighed gennem indlejrede design‑for‑test‑funktioner.

Synopsys sagde, at de for nylig har udvidet deres portefølje af Foundation-, MIPI- og hukommelses-IP afprøvet i silicium til TSMC’s N3P- og N2P-processer og udvikler IP på kompakte “C”-procesteknologier fra 6nm til og med 3nm. Ifølge virksomheden muliggør disse IP‑løsninger højere integration, lavere strømforbrug og hurtigere implementering på tværs af AI, datacenter, netværk, mobil, automotive og edge AI‑applikationer.