Synopsys و TSMC يوسّعان عمل التصميم بالذكاء الاصطناعي إلى A14 والبصريات المجمعة

Synopsys في 23 سبتمبر 2026 أعلن عن مجموعة جديدة من التعاون مع TSMC بهدف تسريع تطوير أنظمة الذكاء الاصطناعي من الجيل التالي، والحوسبة عالية الأداء (HPC)، وأنظمة أشباه الموصلات المتقدمة، مع تدفقات تصميم معتمدة على عملية A14 من TSMC، وتدفقات عمل هندسة الذكاء الاصطناعي الوكائي، ودعم التغليف متعدد الرقائق، والبصريات المجمعة، وتوسيع 2nm silicon IP.

قالت الشركتان إن العمل المشترك يجمع تدفقات أتمتة التصميم الإلكتروني المدعومة بالذكاء الاصطناعي (EDA)، ومنهجيات إقرار متعددة الفيزياء، وتدفقات تصميم متعددة الرقائق، وIP الواجهة والأساس المثبت على السيليكون، ويهدف إلى مساعدة العملاء المشتركين على معالجة تعقيد التصميم المتزايد مع تسريع تبني أحدث عملية من TSMC وتقنيات التغليف المتقدمة.

“مع استمرار أنظمة الذكاء الاصطناعي في النمو من حيث الحجم والتعقيد، يحتاج العملاء إلى IP مثبت، وحلول تصميم ذكية، ومنهجيات تغليف متقدمة تعمل معًا بسلاسة،” قال Michael Buehler-Garcia، نائب الرئيس الأول في Synopsys. “ابتكاراتنا المشتركة مع TSMC تعالج استمرارية قدرات التصميم المشترك من السيليكون إلى الأنظمة اللازمة لتسريع تطوير أنظمة الذكاء الاصطناعي من الجيل التالي والحوسبة عالية الأداء.”

قال Aveek Sarkar، مدير قسم النظام البيئي وإدارة التحالفات في TSMC، إن التعاون تحت منصة الابتكار المفتوح (Open Innovation Platform – OIP) من TSMC يجمع حلول EDA المعتمدة وIP المثبت على السيليكون من Synopsys مع أحدث عمليات وتغليفات TSMC، وأضاف أن هذا العمل يلبي طلبات العملاء المتعلقة بالأداء والتكامل وكفاءة الطاقة في الذكاء الاصطناعي والحوسبة عالية الأداء.

اعتماد A14 وتدفقات عمل الذكاء الاصطناعي الوكائي

من بين الإنجازات الأخيرة التي أشار إليها الشركتان هو اعتماد A14 عبر تدفقات Synopsys الرقمية والتناظرية، إلى جانب تمكين قدرات الذكاء الاصطناعي الوكائي. وقالت Synopsys إن التدفقات المعتمدة توفر للعملاء منهجية شاملة تمتد من التنفيذ إلى الإقرار لتسريع تقارب التصميم على تقنية A14 من TSMC.

في التصميم التناظري، يتعاون الشركتان على تمكين توجيه الأجهزة على A14، وهو ما تصفه الإشارة كمعلم رئيسي لأتمتة وضع وتوجيه التناظرات المتقدمة التي تعزز إنتاجية التخطيط وتسرّع تبني تقنيات العمليات المتقدمة.

كما تطبق الشركتان الذكاء الاصطناعي الوكائي لأتمتة تدفقات عمل التصميم التناظري والرقمي ومتعدد الرقائق لزيادة الإنتاجية والاستقلالية. وفقًا لـ Synopsys، يسرّع أداة Custom Compiler عملية ترحيل التصميم التناظري، بينما يستخدم Fusion Compiler تحليلًا مدعومًا بنموذج لغة كبير لتعزيز الإنتاجية.

لتحقيق تكامل غير متجانس أسرع في تصاميم متعددة الرقائق، صرّحت Synopsys بأن تدفق تحسين مشترك لتخطيط شريحة الشرائح (chiplet) باستخدام الذكاء الاصطناعي الوكائي ومنصة 3DIC Compiler ي automatis عمليات تخطيط الأرضية المعقدة ويسرّع تقارب التصميم مع دعم تقنيات 3DFabric من TSMC.

توصيل الطاقة متعدد الرقائق والبصريات المجمعة

تصف الإشارة منظمات الجهد المتكاملة (IVRs) كإحدى التقنيات الرئيسية لتحسين كفاءة الطاقة وسلامة الطاقة في تصاميم متعددة الرقائق، حيث تدفع أنظمة الذكاء الاصطناعي من الجيل التالي متطلبات توصيل الطاقة. وقالت Synopsys إن منصة 3DIC Compiler الآن تمكن المصممين من التصميم المشترك ومحاكاة IVRs على تقنية CoWoS من TSMC ضمن بيئة موحدة للتغليف المتقدم.

كما صرّحت Synopsys بأنها تواصل العمل المشترك لتمكين تصميم البصريات المجمعة (CPO) على تقنية TSMC-COUPE من خلال تدفق تصميم مشترك متكامل للضوء والإلكترونيات يغطي تنفيذ 3DIC، وتحليل متعدد الفيزياء، والتحسين. وأكدت الشركتان أن هذا الجهد يساعد العملاء المشتركين على تطوير والتحقق من بنى توصيل بصرية متقدمة للأنظمة التي تستخدم تصاميم متعددة الرقائق.

إنجازات IP السيليكون على N2P و N3P

قالت Synopsys إنها توفر IP الواجهة، والأساس، وإدارة دورة حياة السيليكون (Silicon Lifecycle Management – SLM) المُحسّنة لتقنيات عمليات TSMC المتقدمة، مستندة إلى نجاح أول سيليكون عبر تقنيات TSMC N5 و N3P و N2P. وصفت الشركة مجموعة المنتجات بأنها الأوسع في الصناعة من نوعها، وأكدت أنها تهدف إلى مساعدة العملاء على تقليل المخاطر، وتسريع زمن الوصول إلى السوق، وتحقيق أهداف الطاقة والأداء والقابلية للتوسع عبر الذكاء الاصطناعي، والحوسبة عالية الأداء، ومراكز البيانات، والحافة، وأنظمة الذكاء الاصطناعي الفيزيائية.

في عملية N2P من TSMC، أفادت Synopsys عن تمكين IP وإنجازات طباعة التصميم (tape-out) لتصاميم الذكاء الاصطناعي والحوسبة عالية الأداء التي تشمل PCIe 7.0، و HBM4، و LPDDR6/5X/5، و 224G Ethernet PHY، و UCIe، و OTP، وIP مراقبة العملية والجهد والحرارة المتقدمة (PVT). وقالت الشركة إن هذه الحلول توفر اتصالًا عالي النطاق الترددي، وأداءً للذاكرة، وذكاءً نظاميًا في الوقت الحقيقي يلزم لأعباء العمل المتطلبة للذكاء الاصطناعي.

من أجل التكامل متعدد الرقائق، صرّحت Synopsys بأنها أظهرت سيليكون UCIe-A 32G/40G على شريحة اختبار TSMC N3P مدمجة مع وسيط CoWoS-S، مما يثبت اتصالًا عالي السرعة بين الرقائق للأنظمة الذكاء الاصطناعي. كما أكملت الشركة مؤخرًا عمليات طباعة IP UCIe 64G على كل من عقدتي العملية 2nm و 3nm، وأشارت إلى أن IP يوفر رؤية داخل النظام عبر قدرات اختبار التصميم المدمجة (Design-for-Test – DFT).

قالت Synopsys إنها وسعت مؤخرًا مجموعة براءات الاختراع (IP) المثبتة على السيليكون من نوع Foundation وMIPI والذاكرة لعمليات TSMC N3P وN2P، وتعمل على تطوير براءات الاختراع على تقنيات العملية “C” المدمجة من 6 نانومتر حتى 3 نانومتر. ووفقًا للشركة، تمكّن حلول البرمجيات هذه من تكامل أعلى، واستهلاك طاقة أقل، ونشر أسرع عبر تطبيقات الذكاء الاصطناعي، ومراكز البيانات، والشبكات، والهواتف المحمولة، والسيارات، وتطبيقات الذكاء الاصطناعي الطرفية.