Synopsys và TSMC Mở Rộng Công Việc Thiết Kế AI lên A14 và Quang Học Đồng Gói

Synopsys vào ngày 23 tháng 9, 2026 đã công bố một loạt hợp tác mới với TSMC nhằm tăng tốc phát triển AI thế hệ tiếp theo, tính toán hiệu năng cao (HPC) và các hệ thống bán dẫn tiên tiến, bao gồm các luồng thiết kế được chứng nhận trên quy trình A14 của TSMC, quy trình AI tự trị, hỗ trợ đóng gói đa chip, quang học đồng gói và mở rộng IP silicon 2nm.

Các công ty cho biết công việc chung kết hợp các luồng tự động hoá thiết kế điện tử dựa trên AI (EDA), các phương pháp ký kết nhận thức đa vật lý, các luồng thiết kế đa chip, và IP Interface và Foundation đã được chứng minh trên silicon, nhằm giúp khách hàng chung giải quyết độ phức tạp ngày càng tăng của thiết kế đồng thời tăng tốc việc áp dụng quy trình mới nhất và công nghệ đóng gói tiên tiến của TSMC.

“Khi các hệ thống AI tiếp tục mở rộng về quy mô và độ phức tạp, khách hàng yêu cầu IP đã được chứng minh, các giải pháp thiết kế thông minh và các phương pháp đóng gói tiên tiến hoạt động liền mạch với nhau,” Michael Buehler-Garcia, Phó Chủ tịch Cấp cao của Synopsys cho biết. “Các đổi mới chung của chúng tôi với TSMC đáp ứng chuỗi khả năng đồng thiết kế từ silicon đến hệ thống cần thiết để tăng tốc phát triển các hệ thống AI và tính toán hiệu năng cao thế hệ tiếp theo.”

Aveek Sarkar, Giám đốc Bộ phận Hệ sinh thái và Quản lý Liên minh tại TSMC, cho biết sự hợp tác dưới nền tảng Open Innovation Platform (OIP) của TSMC kết hợp các giải pháp EDA được chứng nhận và IP đã được chứng minh trên silicon từ Synopsys với các đổi mới quy trình và đóng gói mới nhất của TSMC, và cho biết công việc này đáp ứng các yêu cầu của khách hàng về hiệu năng, tích hợp và hiệu quả năng lượng trong AI và tính toán hiệu năng cao.

Chứng Nhận A14 và Các Quy Trình AI Tự Trị

Trong số các thành tựu gần đây mà các công ty nêu ra, có chứng nhận A14 trên toàn bộ các luồng kỹ thuật số và analog của Synopsys, cùng với việc kích hoạt các khả năng AI tự trị. Synopsys cho biết các luồng đã được chứng nhận cung cấp cho khách hàng một phương pháp toàn diện từ triển khai đến ký kết, nhằm tăng tốc hội tụ thiết kế trên công nghệ A14 của TSMC.

Trong thiết kế analog, hai công ty đang hợp tác để kích hoạt việc định tuyến thiết bị trên A14, mà thông báo mô tả là một cột mốc quan trọng cho tự động hoá đặt và định tuyến analog tiên tiến, giúp tăng năng suất bố trí và đẩy nhanh việc áp dụng các công nghệ quy trình tiên tiến.

Các công ty cũng đang áp dụng AI tự trị để tự động hoá các quy trình thiết kế analog, kỹ thuật số và đa chip nhằm nâng cao năng suất và tính tự chủ. Theo Synopsys, công cụ Custom Compiler của họ tăng tốc quá trình chuyển đổi analog, trong khi Fusion Compiler sử dụng phân tích hỗ trợ bởi mô hình ngôn ngữ lớn để tăng năng suất.

Để đạt được tích hợp hỗn hợp nhanh hơn trong thiết kế đa chip, Synopsys cho biết một luồng đồng tối ưu hoá floorplan chiplet AI tự trị mới, sử dụng nền tảng 3DIC Compiler, tự động hoá các nhiệm vụ lập kế hoạch phức tạp và tăng tốc hội tụ thiết kế đồng thời hỗ trợ công nghệ 3DFabric của TSMC.

Cung Cấp Nguồn Đa Chip và Quang Học Đồng Gói

Thông báo mô tả các bộ điều chỉnh điện áp tích hợp (IVR) là công nghệ then chốt để cải thiện hiệu suất năng lượng và tính toàn vẹn nguồn điện trong các thiết kế đa chip khi các hệ thống AI thế hệ tiếp theo tạo ra yêu cầu cung cấp năng lượng. Synopsys cho biết nền tảng 3DIC Compiler hiện cho phép các nhà thiết kế đồng thiết kế và mô phỏng IVR trên công nghệ CoWoS của TSMC trong một môi trường thống nhất cho đóng gói tiên tiến.

Synopsys cũng cho biết họ đang tiếp tục công việc kích hoạt chung với TSMC cho thiết kế quang học đồng gói (CPO) trên công nghệ TSMC-COUPE thông qua một luồng đồng thiết kế quang tử và điện tử tích hợp, bao gồm triển khai 3DIC, phân tích đa vật lý và tối ưu hoá. Cả hai công ty cho biết nỗ lực này giúp khách hàng chung phát triển và xác thực các kiến trúc liên kết quang học tiên tiến cho các hệ thống sử dụng thiết kế đa chip.

Các Cột Mốc IP Silicon trên N2P và N3P

Synopsys cho biết họ cung cấp IP Interface, Foundation và Silicon Lifecycle Management (SLM) được tối ưu cho các công nghệ quy trình tiên tiến của TSMC, dựa trên thành công silicon đầu tiên trên các công nghệ N5, N3P và N2P của TSMC. Công ty mô tả danh mục này là danh mục rộng nhất trong ngành và cho biết mục tiêu của nó là giúp khách hàng giảm rủi ro, tăng tốc thời gian đưa sản phẩm ra thị trường, và đạt được các mục tiêu về năng lượng, hiệu năng và khả năng mở rộng trong AI, HPC, trung tâm dữ liệu, edge và các hệ thống AI vật lý.

Trên quy trình N2P của TSMC, Synopsys báo cáo các cột mốc kích hoạt IP và tape‑out cho các thiết kế AI và HPC bao gồm PCIe 7.0, HBM4, LPDDR6/5X/5, PHY Ethernet 224G, UCIe, OTP và IP giám sát quy trình, điện áp và nhiệt độ (PVT) SLM tiên tiến. Công ty cho biết các giải pháp này cung cấp kết nối băng thông cao, hiệu năng bộ nhớ và trí tuệ hệ thống thời gian thực cần thiết cho các tải công việc AI đòi hỏi cao.

Đối với tích hợp đa chip, Synopsys cho biết họ đã chứng minh silicon UCIe‑A 32G/40G trên một chip thử nghiệm N3P của TSMC tích hợp với interposer CoWoS‑S, xác nhận khả năng kết nối chip‑to‑chip tốc độ cao cho các hệ thống AI. Công ty cũng vừa hoàn thành tape‑out IP UCIe 64G trên cả quy trình 2nm và 3nm, và cho biết IP này cung cấp khả năng quan sát trong hệ thống thông qua các tính năng thiết kế‑cho‑kiểm‑tra nhúng.

Synopsys cho biết gần đây họ đã mở rộng danh mục các IP Foundation, MIPI và bộ nhớ đã được chứng minh bằng silicon cho các quy trình N3P và N2P của TSMC và đang phát triển IP trên công nghệ quy trình “C” nhỏ gọn từ 6nm đến 3nm. Theo công ty, các giải pháp IP này cho phép tích hợp cao hơn, tiêu thụ năng lượng thấp hơn và triển khai nhanh hơn trên các ứng dụng AI, trung tâm dữ liệu, mạng, di động, ô tô và AI biên.