Expedera trình diễn khả năng kết hợp phân hệ AI biên với Cadence

Expedera thông báo vào ngày 9 tháng 11 năm 2026 rằng trong một mô phỏng trước khi chế tạo silicon, hãng đã kết hợp IP bộ xử lý thần kinh (NPU) Origin Evolution của mình với bộ đồng xử lý AI Tensilica NeuroEdge 130 của Cadence, qua đó trình diễn cách hai khối IP bán dẫn phân chia và thực thi các tác vụ suy luận AI.

Expedera mô tả kết quả này là một tích hợp đã được xác thực trước khi chế tạo silicon, chứ không phải là kết quả đo chuẩn trên silicon của khách hàng. Phân hệ kết hợp được thiết kế nhằm cải thiện hiệu năng và hiệu quả sử dụng điện năng, đồng thời giảm độ trễ, chi phí và độ phức tạp; tuy nhiên, thông báo không đưa ra số liệu đo lường tổng thể nào cho các mục tiêu này. Hai công ty nhắm đến các thiết kế suy luận trên nút biên, điện thoại thông minh, hệ thống ô tô và trung tâm dữ liệu; phương pháp này cũng có thể được mở rộng sang các bộ xử lý tín hiệu số Tensilica khác.

Sharad Chole, nhà khoa học trưởng của Expedera, cho biết các mô hình đang chạy trên phân hệ kết hợp, đồng thời các quy trình làm việc AI tác tử giúp công ty cung cấp IP tùy chỉnh nhanh hơn, mang đến cho khách hàng “con đường nhanh hơn, ít rủi ro hơn để đưa AI biên được thiết kế theo yêu cầu về hiệu năng và công suất của họ vào sản xuất”.

Cách bộ đồng xử lý và NPU phân chia công việc

Amol Borkar, giám đốc nhóm phụ trách quản lý sản phẩm và tiếp thị của Tensilica Products Group thuộc Cadence, cho biết bộ đồng xử lý hỗ trợ NPU của Expedera trong các khâu tiền xử lý, hậu xử lý và xử lý dự phòng cho toán tử, đồng thời cũng thực thi các mạng AI. Cách bố trí này tạo ra sự phân công nhiệm vụ bên trong phân hệ, thay vì giao những nhiệm vụ giống hệt nhau cho hai bộ tăng tốc.

Cadence thiết kế bộ đồng xử lý để hoạt động cùng các NPU Neo của hãng, NPU do khách hàng phát triển hoặc IP NPU của bên thứ ba, qua đó việc kết hợp với Expedera trở thành một ví dụ cụ thể cho phương án sử dụng IP bên thứ ba. Tài liệu sản phẩm mô tả kiến trúc dựa trên Xtensa, sử dụng các kỹ thuật từ lệnh rất dài (VLIW) và một lệnh, nhiều dữ liệu (SIMD), cùng các lệnh được tối ưu hóa cho những phép toán như sigmoid, tanh và ReLU vốn ít phù hợp với NPU.

NeuroEdge 130 cũng có thể đóng vai trò bộ xử lý điều khiển để gửi chỉ thị và lệnh đến NPU, bổ sung khả năng lập trình cho những tác vụ chưa được dự kiến khi thiết kế phân hệ. Bộ xử lý kết nối thông qua AXI hoặc High Bandwidth Direct Interface của Cadence. Bộ công cụ phát triển phần mềm NeuroWeave, được xây dựng trên nền tảng Tensor Virtual Machine, được dùng để tinh chỉnh, tối ưu hóa và triển khai mô hình trên IP AI của Cadence.

Origin Evolution chia mạng nơ-ron thành các gói, hay những đoạn liên tục, rồi định tuyến chúng qua các khối xử lý truyền thẳng, chú ý và vectơ. Các khối này xử lý nhiều phép toán, kiểu dữ liệu và độ chính xác khác nhau; NPU cũng hỗ trợ LLM, CNN, RNN và các lớp tùy chỉnh hoặc dạng hộp đen. Thiết kế theo gói này nhằm giảm việc di chuyển lượng lớn dữ liệu trong bộ nhớ, đồng thời cho phép các loại tác vụ mạng khác nhau dùng chung một kiến trúc.

Các đợt ra mắt trước giúp làm rõ tích hợp mới

Origin Evolution ra mắt vào ngày 20 tháng 5 năm 2025 với trạng thái sẵn sàng cung cấp, sẵn sàng cho sản xuất và đã được kiểm chứng trên silicon trong các thiết kế sản xuất của khách hàng. Các số liệu khi ra mắt chỉ áp dụng cho riêng NPU: Expedera cho biết sản phẩm có thể mở rộng đến 128 TFLOPS trên một lõi và đạt từ petaFLOPS trở lên khi dùng nhiều lõi; đồng thời giảm hơn 75% số lượt truyền dữ liệu bộ nhớ ngoài đối với Llama 3.2 1B và Qwen2 1.5B so với các giải pháp thay thế.

Cadence cũng giới thiệu NeuroEdge 130 vào ngày 7 tháng 5 năm 2025, với tình trạng được cung cấp rộng rãi và sẵn sàng đáp ứng tiêu chuẩn ISO 26262 cho các ứng dụng ô tô. Cadence báo cáo mức tiết kiệm diện tích hơn 30% và mức giảm công suất động cũng như năng lượng trên 20%, với hiệu năng tương đương các bộ xử lý tín hiệu số Tensilica Vision khi chạy mạng và toán tử AI. Những số liệu này so sánh bộ đồng xử lý với các bộ xử lý tín hiệu số Vision của Cadence; chúng không đo lường phân hệ Expedera-Cadence mới.

Đối với các nhà thiết kế SoC biên, bước phát triển này tạo ra một lộ trình tích hợp đã được xác thực giữa hai dòng IP hiện có: khả năng tăng tốc dựa trên gói của Expedera và khả năng xử lý có thể lập trình của Cadence đối với các toán tử liên quan cũng như những tác vụ ngoài dự kiến. Giải pháp này xử lý một thách thức thực tế trong suy luận biên—cân bằng giữa khả năng tăng tốc chuyên biệt cho các phép toán mạng có mật độ cao và mức độ linh hoạt đủ để thích ứng với các mô hình luôn thay đổi—trong một phân hệ có thể được cấu hình theo các mục tiêu hiệu năng và công suất khác nhau.