Synopsys y TSMC amplían el trabajo de diseño de IA a A14 y óptica coempaquetada

Synopsys el 23 de septiembre de 2026 anunció un nuevo conjunto de colaboraciones con TSMC con el objetivo de acelerar el desarrollo de sistemas de IA de próxima generación, computación de alto rendimiento (HPC) y semiconductores avanzados, abarcando flujos de diseño certificados en el proceso A14 de TSMC, flujos de trabajo de ingeniería de IA agente, soporte de empaquetado multi-die, óptica coempaquetada y IP de silicio de 2 nm ampliada.

Las empresas dijeron que el trabajo conjunto combina flujos de automatización electrónica de diseño impulsada por IA (EDA), metodologías de sign‑off conscientes de multiphysics, flujos de diseño multi-die y IP de Interface y Foundation probados en silicio, y está destinado a ayudar a los clientes mutuos a enfrentar la creciente complejidad del diseño mientras se acelera la adopción del último proceso de TSMC y de tecnologías de empaquetado avanzado.

“A medida que los sistemas de IA continúan creciendo en escala y complejidad, los clientes requieren IP probada, soluciones de diseño inteligentes y metodologías de empaquetado avanzadas que trabajen juntas sin problemas,” dijo Michael Buehler-Garcia, Vicepresidente Senior de Synopsys. “Nuestras innovaciones conjuntas con TSMC abordan el continuo de capacidades de co‑diseño de silicio a sistemas necesario para acelerar el desarrollo de sistemas de IA y computación de alto rendimiento de próxima generación.”

Aveek Sarkar, Director de la División de Ecosistema y Gestión de Alianzas en TSMC, dijo que la colaboración bajo la Plataforma de Innovación Abierta (OIP) de TSMC combina soluciones EDA certificadas e IP probada en silicio de Synopsys con las últimas innovaciones de proceso y empaquetado de TSMC, y afirmó que el trabajo responde a las exigencias de los clientes en cuanto a rendimiento, integración y eficiencia energética en IA y computación de alto rendimiento.

Certificación A14 y flujos de trabajo de IA agente

Entre los logros recientes citados por las empresas se encuentra la certificación A14 en los flujos digitales y analógicos de Synopsys, junto con la habilitación de capacidades de IA agente. Synopsys dijo que los flujos certificados ofrecen a los clientes una metodología integral que abarca desde la implementación hasta el sign‑off, para acelerar la convergencia del diseño en la tecnología A14 de TSMC.

En el diseño analógico, ambas empresas están colaborando en la habilitación del enrutamiento de dispositivos en A14, lo que el anuncio describe como un hito clave para la automatización avanzada de colocación y ruteo analógico que aumenta la productividad del layout y acelera la adopción de tecnologías de proceso avanzadas.

Las empresas también están aplicando IA agente para automatizar los flujos de diseño analógico, digital y multi-die, con el fin de lograr mayor productividad y autonomía. Según Synopsys, su herramienta Custom Compiler acelera la migración analógica, mientras que Fusion Compiler utiliza análisis asistido por modelos de lenguaje de gran escala para impulsar la productividad.

Para una integración heterogénea más rápida en diseños multi-die, Synopsys dijo que un nuevo flujo de co‑optimización de floorplan de chiplets con IA agente, basado en su plataforma 3DIC Compiler, automatiza tareas complejas de planificación de piso y acelera la convergencia del diseño, al tiempo que soporta las tecnologías 3DFabric de TSMC.

Entrega de energía multi-die y óptica coempaquetada

El anuncio describe los reguladores de voltaje integrados (IVR) como una tecnología clave para mejorar la eficiencia energética y la integridad de energía en diseños multi-die, a medida que los sistemas de IA de próxima generación impulsan los requisitos de entrega de energía. Synopsys dijo que su plataforma 3DIC Compiler ahora permite a los diseñadores co‑diseñar y simular IVR en la tecnología CoWoS de TSMC dentro de un entorno unificado para empaquetado avanzado.

Synopsys también dijo que continúa el trabajo conjunto de habilitación con TSMC para el diseño de óptica coempaquetada (CPO) en la tecnología TSMC-COUPE mediante un flujo de co‑diseño fotónico y electrónico integrado que abarca la implementación 3DIC, el análisis multiphysics y la optimización. Ambas empresas afirmaron que el esfuerzo ayuda a los clientes mutuos a desarrollar y verificar arquitecturas de interconexión óptica avanzadas para sistemas que utilizan diseños multi-die.

Hitos de IP de silicio en N2P y N3P

Synopsys dijo que ofrece IP de Interface, Foundation y Silicon Lifecycle Management (SLM) optimizada para las tecnologías de proceso avanzadas de TSMC, basándose en el éxito del primer silicio en las tecnologías N5, N3P y N2P de TSMC. La compañía describió el portafolio como el más amplio de su tipo en la industria y afirmó que está dirigido a ayudar a los clientes a reducir riesgos, acelerar el tiempo de comercialización y alcanzar objetivos de potencia, rendimiento y escalabilidad en IA, HPC, centros de datos, edge y sistemas de IA física.

En el proceso N2P de TSMC, Synopsys informó hitos de habilitación de IP y tape‑out para diseños de IA y HPC que cubren PCIe 7.0, HBM4, LPDDR6/5X/5, PHY Ethernet de 224 G, UCIe, OTP y IP avanzado de monitoreo de proceso, voltaje y temperatura (PVT) de SLM. La compañía dijo que estas soluciones proporcionan la conectividad de gran ancho de banda, el rendimiento de memoria y la inteligencia de sistema en tiempo real necesarios para cargas de trabajo de IA exigentes.

Para la integración multi-die, Synopsys dijo que demostró silicio UCIe‑A 32 G/40 G en un chip de prueba N3P de TSMC integrado con un interposer CoWoS‑S, validando la conectividad de alta velocidad entre dies para sistemas de IA. La compañía también completó recientemente tape‑outs de IP UCIe de 64 G en los nodos de proceso de 2 nm y 3 nm, y afirmó que la IP brinda visibilidad en el sistema mediante capacidades integradas de diseño para pruebas.

Synopsys dijo que recientemente amplió su portafolio de IP de Foundation, MIPI y memoria probadas en silicio para los procesos N3P y N2P de TSMC y está desarrollando IP en tecnologías de proceso compacto “C” de 6nm a 3nm. Según la empresa, esas soluciones de IP permiten una mayor integración, un menor consumo de energía y una implementación más rápida en aplicaciones de IA, centros de datos, redes, móviles, automotriz y IA de borde.